在示意实施例中，提供了一种数据接口电路。数据接口电路包括数据源、输入块、空间交换机、输出块和多核处理器。数据接口电路使得能够将以不同电压范围和采样频率提供的数据经由交换机传输到多核处理器的适当内核。输入块中的数据转换元件将来自数据源并具有变化电压范围和采样频率的数据转换为具有适于空间交换机的电压范围和采样频率的数据。类似地，输出块中的数据转换元件将来自空间交换机的数据转换为具有适于多核处理器中对应内核的电压范围和采样频率的数据。在一个实施例中，在输入块和输出块中使用电平移位器和FIFO缓冲器。
【技术实现步骤摘要】
【国外来华专利技术】数据接口电路
技术介绍
多核处理器是包含多个处理器内核的集成电路(IC)。一般而言，内核是一种处理 单元如中央处理单元(CPU)，并处理可执行模块(指令或代码)以便提供一种或多种期望 的功能或应用。多核处理器经常需要接受并处理由一个或多个外部数据源如模数转换器 (ADC)、传感器阵列等产生的数据。与处理器之间的简单的基于总线的数据接口可能不适合 从大量数据源进行数据收集，尤其当需要以基本上并行方式来执行这种数据收集时。
技术实现思路
在示意实施例中，提供了一种集成电路。该集成电路包括多个输入数据接口，每 个输入数据接口与可变速率数据源和数据交换机相连，每个输入数据接口还包括电压电平 移位器和分布式先入先出元件；多个输出数据接口，每个输出数据接口与多个数据消耗处 理器中的一个相连，每个输出数据接口还包括电压电平移位器、分布式先入先出元件和重 排序缓冲器；第一空间交换机和第二空间交换机，每一空间交换机将多个输入数据接口与 多个输出数据接口相耦合，并且每一空间交换机还包括能够在该空间交换机的输入端口和 输出端口之间提供多个同时连接的多个接口，其中，所述空间交换机具有与输入数据接口 的数目相同数目的入口端口以及与输出数据接口的数目相同数目的出口端口，空间交换机 上每个入口端口的比特宽度(bit width)与每个输入接口的比特宽度相匹配，空间交换机 上每个出口端口的比特宽度与每个输出接口的比特宽度相匹配，并且如果第一空间交换机 出现故障则激活第二空间交换机来替代第一空间交换机。在集成电路的备选实施例中，一个或多个数据消耗处理器位于第一硅物理层并且 通过互连配线和贯通硅过孔(via)的组合连接到位于第二硅物理层的对应输出接口。在集 成电路的另一实施例中，输入数据接口还包括多个先入先出(FIFO)缓冲器，每个FIFO缓冲 器与电压电平移位器之一相耦合，其中FIFO缓冲器各自包括形成分布式FIFO元件的一个 或多个子块。在另一实施例中，经由电压电平移位器耦合可变数据源和分布式FIFO元件， 每个分布式FIFO元件占据硅管芯的不同物理位置，并且还包括一个或多个存储器位置。在 另一实施例中，每个电压电平移位器按单端模式中连接，所述电压电平移位器能够将单极 或双极数字信号转换为与分布式FIFO元件兼容的电压电平。在另一示意的实施例中，提供了一种集成电路。该集成电路包括多个输入接口， 包括输入电压电平移位器和通过互连的分段相互连接的输入分布式先入先出(FIFO)元 件，每个输入接口与多个可变速率数据源中的一可变速率数据源相耦合，每个可变速率数 据源具有相同或不同的逻辑电平；以及耦合到多个输入接口的空间交换机，向多个输出接 口提供多个无阻塞连接，所述多个输出接口包括通过互连串联的输出电压移位器、分布式 FIFO元件和重排序缓冲器。在另一实施例中，分布式FIFO元件可以在二维集成电路的硅有源层上实现，或者 在三维硅集成电路的不同层上实现。在一个实施例中，输出接口耦合到数据汇，数据汇还可 以包括在该集成电路的相同芯片或与该集成电路分离的芯片上实现的多个多处理器内核。在另一实施例中，空间交换机包括定点空间交换机或浮点空间交换机，空间交换机的输入 接口和输出接口还可以包括比特宽度大于或等于I的尾数比特(mantissa bit)和指数比 特(exponent bit)。在另一实施例中，数据汇可以分别具有不同的电源电压和不同的操作频率，并且 可以包括各自的微处理器、数字信号处理器和现场可编程门阵列，其中一个或多个数据汇 可以耦合到重排序缓冲器之一。在另一实施例中，多个重排序缓冲器的每个单独可旁路重 排序缓冲器具有与其他重排序缓冲器独立的可变深度，其中该单独重排序缓冲器还可以包 括一个输入端口和一个或多个输出端口，所述输入端口具有由写指针维护的地址，所述输 出端口具有由读指针维护的地址，每个重排序缓冲器包括多个输出端口，每个输出端口与 不同输出电压电平移位器相连以向不同输出汇进行输出。在另一实施例中，输出接口从空间交换机接收包括第一数据速率和第一电压电平 的数据，将第一数据速率转换为第二数据速率，将第一电压电平转换为第二电压电平，其中 第二数据速率和第二电压电平与数据汇兼容。在一个实施例中，分布式FIFO分段的第一分 段物理上位于三维集成电路的一层，分布式FIFO分段的第二分段物理上位于三维集成电 路的另一层，第一分段和第二分段通过垂直贯通硅的过孔互连而相连。在另一实施例中，分布式FIFO分段的第一分段和第二分段可以传输差分信号或 单端信号。在另一实施例中，基于Gray编码或比特反转编码来编码沿连接输入和输出分布 式FIFO元件的互连传输的数据。在另一实施例中，空间交换机可以包括具有N个入口端 口和N个出口端口的交叉连接(cross-bar)交换机；具有N个入口端口、N个出口端口以及 Iog(N)级或Iog2(N)级Banyan网络(具有N个入口端口和N个出口端口)的混洗(shuffle) 交换网络。在另一实施例中，将第二空间交换机实现为当空间交换机出现故障时开启，其中 按照与空间交换机耦合到输入接口和输出接口的类似方式，第二空间交换机分别与输入接 口和输出接口相耦合。在另一实施例中，分布式FIFO元件中的一分布式FIFO元件具有与分布式FIFO元 件中的另一分布式FIFO兀件的低功率解码器输入相连的低功率编码器输出，其中，分布式 FIFO元件使用可选的较低功率Gray编码编码器和解码器与电平移位器相连，输入分布式 FIFO元件能够通过多个并行路径由可变速率数据源来写入。以上概要仅是示意性的，并不意在以任何方式进行限制。除了上述示意性方面、实 施例和特征以外，参照附图和以下详细描述，其他方面、实施例和特征将变得清楚。附图说明图1示出了数据接口电路的示例实施例。图2示出了具有电平移位器和分布式FIFO缓冲器的数据接口电路的备选示例实 施例。图3a是分布式FIFO缓冲器的示意框图。图3b是分布式FIFO缓冲器的示意框图，其中电平移位器在分布式FIFO缓冲器分 段之间。图3c是传统本地FIFO缓冲器的示意框图。图3d是示出了分布式FIFO缓冲器实施例的不同数据路径的示意框图。图3e是示出了分布式FIFO缓冲器的多个区段能够连接在一起以形成完整分布式 FIFO缓冲器的示意框图。图3f是示出了使用差分信令连接的分布式FIFO缓冲器分段的示意框图，结果得 到低功耗和高数据速率。图3g示出了针对数据接口电路的输入块的部件的定时图。图3h是分布式FIFO缓冲器分段的示意框图，其中每个分布式FIFO缓冲器分段具 有两个存储元件。图3i是示出了通过分布式缓冲器分段前进的数据进程的示意流程图。图4a是通过重排序缓冲器与处理器内核耦合的输出FIFO缓冲器的示意框图。图4b是具有写指针输入和读指针输出的示例重排序缓冲器示意图。图4c是示出了对写指针重排序以进行输出的示例重排序缓冲器示意图。图4d是具有N个入口端口和N个出口端口的重排序缓冲器的写和读的示意示例。图4e示出了数据接口电路的备选示例实施例，其中数据接口电路具有经由重排 序缓冲器耦合到处理器内核的电平移位器和分布式FIFO缓冲器，其中使用多路复用器可 绕过重排序缓冲器。图5a是具有码纠错和低功耗的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.07.16 IN 2040/CHE/20101.一种集成电路，包括多个输入数据接口，每个输入数据接口与可变速率数据源和数据交换机相连，每个输入数据接口还包括电压电平移位器和分布式先入先出元件；多个输出数据接口，每个输出数据接口与多个数据消耗处理器中的一个相连，每个输出数据接口还包括电压电平移位器、分布式先入先出元件和重排序缓冲器；第一空间交换机和第二空间交换机，每一空间交换机将所述多个输入数据接口与所述多个输出数据接口相耦合，并且每一空间交换机还包括能够在该空间交换机的输入端口和输出端口之间提供多个同时连接的多个接口，其中，所述空间交换机具有与输入数据接口的数目相同数目的入口端口以及与输出数据接口的数目相同数目的出口端口，空间交换机上每个入口端口的比特宽度与每个输入接口的比特宽度相匹配，空间交换机上每个出口端口的比特宽度与每个输出接口的比特宽度相匹配，并且如果第一空间交换机出现故障则激活第二空间交换机来替代第一空间交换机。2.根据权利要求1所述的集成电路，其中一个或多个数据消耗处理器位于第一硅物理层并且通过互连配线和贯通硅过孔的组合连接到位于第二硅物理层的对应输出接口。3.根据权利要求1或2所述的集成电路，其中输入数据接口还包括多个先入先出(FIFO)缓冲器，每个FIFO缓冲器与电压电平移位器之一相耦合，所述FIFO缓冲器各自包括形成分布式FIFO元件的一个或多个子块。4.根据权利要求3所述的集成电路，其中经由电压电平移位器耦合可变数据源和分布式FIFO元件。5.根据权利要求3所述的集成电路，其中每个分布式FIFO元件占据硅管芯的不同物理位置，并且还包括一个或多个存储器位置。6.根据权利要求1或2所述的集成电路，其中每个电压电平移位器按单端模式连接，所述电压电平移位器能够将单极或双极数字信号转换为与分布式FIFO元件兼容的电压电平。7.—种集成电路，包括多个输入接口，包括输入电压电平移位器和通过互连的分段相互连接的输入分布式先入先出(FIFO)元件，每个输入接口与多个可变速率数据源中的可变速率数据源相耦合，每个可变速率数据源具有相同或不同的逻辑电平；以及耦合到多个输入接口的空间交换机，向多个输出接口提供多个无阻塞连接，所述多个输出接口包括通过互...
【专利技术属性】
技术研发人员：迪帕恩·马宗达，西里尔·普拉桑纳·拉贾·P，
申请(专利权)人：拉迈亚高级研究院，
类型：
国别省市：
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