本发明专利技术的目的在于提供一种半导体装置，能够抑制耐压的下降并且实现电流驱动能力的提高和小型化。半导体装置（1）具备：沿SOI衬底的半导体层的上表面形成的栅极电极（31）；源极扩散区域（181～18N）；电荷收集区域（191～19N＋1）；漏极扩散区域（16）；电场缓和区域（17）。源极扩散区域（181～18N）和电荷收集区域（191～19N＋1）沿Y轴方向交替排列。在将源极扩散区域（181～18N）的各自的宽度设为Weff、将栅极电极（31）的长度设为Lg、将栅极电极（31）和漏极扩散区域（16）的彼此对置的端部间的距离设为Ldrift时，Weff/2≤Lg＋Ldrift/2的关系式成立。
【技术实现步骤摘要】
本专利技术涉及半导体装置及其制造技术，特别涉及具有使用了 SOI (Semiconductor-On-1nsulator)衬底的场效应晶体管结构的半导体装置及其制造技术。
技术介绍
近年来，要求以家电产品、车载电子设备以及照明器具为首的电气电子设备的低功耗化和电力利用的高效率化，为了实现低功耗化和高效率化，例如，推进了 LED照明器具或太阳光发电的技术开发，此外，推进了根据电气电子设备的工作状态仅在必要时向该电气电子设备中的特定的工作块供给电力的电源管理(power management)的技术开发。为了实现低功耗化，对功率电子设备的功耗进行抑制是最有效的。在构成功率电子设备的电路中，也要求消耗大量功率的功率 MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor)等功率器件的高效率化和小型化。根据这样的观点，近年来，将功率器件和其控制电路、驱动电路等外围电路单芯片化(在同一衬底上将功率器件和外围电路集成化)的技术的开发不断发展。使用了 SOI (Semiconductor-On-1nsulator)衬底的SOI器件结构是能够将功能不同的多个电路元件彼此几乎完全电隔离的结构，因此，若与使用了硅的大块衬底的器件结构相比，则在元件隔离这方面是有利的。因此，SOI器件结构特别适于将施加高电压的功率器件和周边电路单芯片化。公知在具有SOI器件结构的场效应晶体管(FET:Field_Effect Transistor)的情况下容易产生所谓的衬底浮置效应。SOI衬底具有构成该SOI衬底的上层部的半导体层； 将该半导体层与背面侧的基体材料层电隔离的埋入绝缘膜。使用SOI衬底制作的FET在栅极电极的正下方的半导体层内具有被埋入绝缘膜、源极区域、漏极区域包围的体区域。在源极区域和漏极区域之间形成有传输沟道，若在体区域的漏极侧端部附近产生碰撞电离，则产生电子-空穴对。此时，存在如下情况没有逃逸场所的多数载流子(在N沟道型FET的情况下为空穴，P沟道型FET的情况下为电子)蓄积 在体区域，使体区域的电位(以下，称体电位)发生变动。在该情况下，由于体电位的变动(体电位浮动)，产生FET的阈值电压的变动或寄生双极工作这样的衬底浮置效应。例如，在日本特开2005-276912号公报(专利文献I)和日本特开2000-269509号公报(专利文献2)中公开了为了抑制上述衬底浮置效应而将蓄积在体区域内的多数载流子取出的结构。在专利文献I中，作为SOI器件结构，公开了具有Mult1-RESURF结构的M0SFET。 在该MOSFET中，在SOI衬底的半导体层内，具有使由于碰撞电离而蓄积在体区域的载流子逃逸的源极体连接层。另一方面，在专利文献2中公开了具有SOI器件结构的MOS晶体管。 该MOS晶体管也在SOI衬底的半导体层内具有从体区域将由于碰撞电离而产生的载流子抽出的体电位取出区域。如上所述，设置专利文献1、2中所公开的源极体连接层或体电位取出区域(以下， 将这些称为电荷收集区域)，由此，能够抑制衬底浮置效应。通过抑制衬底浮置效应，体区域的电位变动被抑制，所以，能够提高源极漏极间耐压。现有技术文献专利文献专利文献1:日本特开2005-276912号公报(图1、段落0008、段落0027以及段落0041等);专利文献2 :日本特开2000-269509号公报(图20、段落0004 段落0010等)。一般地，FET的栅极宽度W与栅极长度L的比率W/L越大，FET的电流驱动能力越提高。在专利文献1、2所公开的器件结构中，电荷收集区域在栅极宽度方向上与源极区域相邻形成，所以，为了提高源极漏极间耐压，若将电荷收集区域的栅极宽度方向的宽度变大并将源极区域的宽度变小，则存在电流驱动能力下降的问题。若为了确保电流驱动能力而将电荷收集区域以及源极区域这二者的宽度扩大，则难以实现装置的小型化。
技术实现思路
鉴于上述情况，本专利技术的目的在于提供一种半导体装置，能够抑制源极漏极间耐压的下降并提高电流驱动能力，并且还能够实现器件的小型化。本专利技术的一个实施方式提供使用了 SOI衬底的半导体装置，该SOI衬底具有基体材料层；半导体层，形成在该基体材料层上；埋入绝缘膜，介于所述基体材料层和所述半导体层之间，将所述半导体层与所述基体材料层电隔离，其中，具备栅极绝缘膜，形成在所述半导体层上；栅极电极，沿所述半导体层的上表面形成在所述栅极绝缘膜上，在预定的第一方向具有宽度并且在与所述第一方向交叉的第二方向具有长度；多个源极扩散区域，在所述第二方向的所述栅极电极的两侧中的一侧，在所述半导体层内形成为第一导电型的杂质扩散区域，并且沿所述第一方向排列；多个电 荷收集区域，在所述一侧，在所述半导体层内形成为与所述第一导电型不同的第二导电型的杂质扩散区域，并且沿所述第一方向排列； 漏极扩散区域，在所述栅极电极的该两侧中的另一侧，在所述半导体层内形成为与所述第一导电型相同的导电型的杂质扩散区域；体区域，以被所述埋入绝缘膜、所述多个源极扩散区域、所述多个电荷收集区域、所述漏极扩散区域包围的方式形成在所述半导体层内；电场缓和区域，以介于所述体区域和所述漏极扩散区域之间的方式形成在所述半导体层内，所述源极扩散区域和所述电荷收集区域沿所述第一方向交替排列。在将所述第一方向的所述源极扩散区域的各自的宽度设为Weff、将所述栅极电极的长度设为Lg、将所述第二方向的所述电场缓和区域的长度设为Ltoift时，ffeff/2 ^ Lg + Ldrift/2的关系式成立。根据本专利技术，通过将源极扩散区域的各自的宽度Weff最优化，由此，能够抑制源极漏极间耐压的下降并且提高电流驱动能力，也能够实现器件的小型化。附图说明图1是概略地表示本专利技术的实施方式的半导体装置的结构的装置正面图。图2 (A)是沿图1的II a-1I a线的装置剖面图，(B)是沿图1的II b_ II b线的装置剖面图。图3是表示本实施方式的半导体装置的源极扩散区域的宽Weff和源极漏极间耐压的关系、以及宽度Wrff和驱动电流相对值的关系的图。图4是本实施方式的半导体装置的制造方法的第一工序中制作的结构的概略剖面图。图5是本实施方式的半导体装置的制造方法的第二工序中制作的结构的概略剖面图。图6是本实施方式的半导体装置的制造方法的第三工序中制作的结构的概略剖面图。图7是本实施方式的半导体装置的制造方法的第四工序中制作的结构的概略剖面图。图8是本实施方式的半导体装置的制造方法的第五工序中制作的结构的概略剖面图。图9是本实施方式的半导体装置的制造方法的第六工序中制作的结构的概略剖面图。图10是本实施方式的半导体装置的制造方法的第七工序中制作的结构的概略剖面图。图11是本实施方式的半导体装置的制造方法的第八工序中制作的结构的概略剖面图。图12 (A)、(B)是本实施方式的半导体装置的制造方法的第九工序中制作的结构的概略剖面图。图13 (A)、(B)是本实施方式的半导体装置的制造方法的第十工序中制作的结构的概略剖面图。图14是概略地表示比较例的半导体装置的结构的装置正面图。图15是表示有效栅极长度Leff和源极漏极间耐压的关系的图。图16是概略地表示漏极电流Id和栅极电压Ves的关系本文档来自技高网...
【技术保护点】
一种使用了SOI衬底的半导体装置，该SOI衬底具有：基体材料层；半导体层，形成在该基体材料层上；埋入绝缘膜，介于所述基体材料层和所述半导体层之间，将所述半导体层与所述基体材料层电隔离，其特征在于，具备：栅极绝缘膜，形成在所述半导体层上；栅极电极，沿所述半导体层的上表面形成在所述栅极绝缘膜上，在预定的第一方向具有宽度并且在与所述第一方向交叉的第二方向具有长度；多个源极扩散区域，在所述第二方向的所述栅极电极的两侧中的一侧，在所述半导体层内形成为第一导电型的杂质扩散区域，并且沿所述第一方向排列；多个电荷收集区域，在所述一侧，在所述半导体层内形成为与所述第一导电型不同的第二导电型的杂质扩散区域，并且沿所述第一方向排列；漏极扩散区域，在所述栅极电极的该两侧中的另一侧，在所述半导体层内形成为与所述第一导电型相同的导电型的杂质扩散区域；体区域，以被所述埋入绝缘膜、所述多个源极扩散区域、所述多个电荷收集区域、所述漏极扩散区域包围的方式形成在所述半导体层内；以及电场缓和区域，以介于所述体区域和所述漏极扩散区域之间的方式形成在所述半导体层内，所述源极扩散区域和所述电荷收集区域沿所述第一方向交替排列，在将所述第一方向的所述源极扩散区域的各自的宽度设为Weff、将所述栅极电极的长度设为Lg、将所述第二方向的所述电场缓和区域的长度设为Ldrift时，Weff/2≤Lg＋Ldrift/2的关系式成立。...
【技术特征摘要】
2011.09.21 JP 2011-2062161.一种使用了 SOI衬底的半导体装置，该SOI衬底具有基体材料层；半导体层，形成在该基体材料层上；埋入绝缘膜，介于所述基体材料层和所述半导体层之间，将所述半导体层与所述基体材料层电隔离，其特征在于，具备 栅极绝缘膜，形成在所述半导体层上； 栅极电极，沿所述半导体层的上表面形成在所述栅极绝缘膜上，在预定的第一方向具有宽度并且在与所述第一方向交叉的第二方向具有长度； 多个源极扩散区域，在所述第二方向的所述栅极电极的两侧中的一侧，在所述半导体层内形成为第一导电型的杂质扩散区域，并且沿所述第一方向排列； 多个电荷收集区域，在所述一侧，在所述半导体层内形成为与所述第一导电型不同的第二导电型的杂质扩散区域，并且沿所述第一方向排列； 漏极扩散区域，在所述栅极电极的该两侧中的另一侧，在所述半导体层内形成为与所述第一导电型相同的导电型的杂质扩散区域； 体区域，以被所述埋入绝缘膜、所述多个源极扩散区域、所述多个电荷收集区域、所述漏极扩散区域包围的方式形成在所述半导体层内；以及 电场缓和区域，以介于所述体区域和所述漏极扩散区域之间的方式形成在所述半导体层内， 所述源极扩散区域和所述电荷收集区域沿所述第一方向交替排列， 在将所述第一方向的所述源极扩散区域的各自的宽度设为Wrff、将所述栅极电极的长度设为Lg、将所述第二方向的所述电场缓和区域的长度设为Ltift时，ffeff/2 ^...
【专利技术属性】
技术研发人员：三浦规之，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：
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