一种电子电路（10）包括用于接收输入重置信号的重置输入（12）、用于接收时钟信号的时钟输入（14）、以及用于接收输出重置信号的重置输出（16）。并且其包括：同步重置信号路径（18、20、22、24、26），包括同步单元（20、24），被安排接收输入重置信号并且当时钟信号可用时提供与时钟信号同步的输入重置信号给重置输出；以及异步重置信号路径（28、30、32），当在时钟监控信号（34）中的当前时钟可用性信息表示时钟信号不可用时，被安排提供输入重置信号给重置输出。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
电子器件用于重置本身的能力，如果发生误差或异常功率损耗，可以例如用电子 设备例如电视或音频设备或汽车或其它车辆的电子设备来观测到，被设计以在突然失去电 力之后再次起到预期的功能。器件的突然和奇怪的误差有时可通过移除或恢复电力从而重 置器件而被修复。如果例如内部状态机发生问题，处理器件例如微控制器单元(MCU)使用重置以适 当地启动或返回已知状态。这可例如与安全关键系统相关，所述安全关键系统可能需要即 使当系统时钟不运行时，也可以启动重置。信号可以是携带信息的任何物理量，例如随时间改变的电压，其中例如一个或多 个电压水平可与特定的意义相关联。例如，重置信号可能包括至少两个不同信号水平，其 中一个水平或水平改变与引起器件接收重置信号以执行重置的信息相关联。明确肯定 (assert)重置可能指改变所述重置信号的水平以引起所述接收器件执行所述重置。非明 确肯定(de-assert)重置可能指改变所述重置信号水平(返回)到与重置指令不相关联的水 平。电子系统的重置信号可异步或同步地发出第二信号，例如系统时钟信号。在电子 设备以及特别是同步数字电路中，时钟信号是特殊类型的信号，例如在高和低状态之间振 荡并且像节拍器被利用以调整电路行为且同步信号到同步或钟控电路的施加，例如触发器 电路，例如在处理器件，或钟控存储器器件中，例如随机存取存储器(RAM)器件中。即使当系统时钟不运行，启动重置可通过独立于系统时钟当前状态的异步重置信 号来处理，所述系统时钟被路由到，例如，全部触发器电路，所述触发器电路可能包括异步 重置输入，例如用于触发器的上电启动。其它钟控器件，例如RAM器件，可能不包括异步重 置输入并且例如可通过触发器输出被驱动。在US6，237，090中，同步或异步重置电路被显示，其中如果时钟信号在输入重置 信号明确肯定之后在固定的时间窗口中被检测，重置明确肯定与所述时钟信号被同步地施 加，否则所述重置被异步地明确肯定，即不管时钟的情况，在特定的延迟之后所述异步重置 路径被激活。在US7, 449，926中，用于异步地重置同步电路的电路被显示，其中用于异步和同 步重置的分别的信号被生成，分别通过使用穿过不同接线的不同路由，所述接线用于施加 第一和第二重置信号到接收器件。在US7，626，420中，用于同步地重置逻辑电路的系统被显示，其中重置非明确肯 定与时钟信号同步。
技术实现思路
本专利技术提供了正如所附权利要求中所描述的电子电路、安全关键系统和用于提供重置信号的方法。本专利技术的具体实施例在从属权利要求中被陈述。根据下文中描述的实施例，本专利技术的这些或其它方面将会很明显并且被阐述。附图说明根据附图，仅仅通过举例的方式，本专利技术的进一步细节、方面和实施例将被描述。 在附图中，类似的符号被用于表示相同的或功能相似的元素。为了简便以及清晰，附图中的 元素不一定按比例绘制。子。例子。例子。 图1示意性地显示了电子电路的第一实施例的例子。图2根据电子电路的第一实施例，示意性地显示了用于同步重置的时间图的例图3根据电子电路的第一实施例，示意性地显示了用于异步重置的时间图的第一图4根据电子电路的第一实施例，示意性地显示了用于同步重置的时间图的第二图5示意性地显示了电子电路的第二实施例的例子。图6示意性地显示了电子电路的第三实施例的例子。图7示意性地显示了安全关键系统的实施例的例子。图8示意性地显示了一种用于提供重置信号的方法的实施例的例子的图。具体实施方式由于本专利技术说明的实施例大部分可通过使用电子元件以及本领域所属技术人员 所熟知的电路而执行，细节不会在比所说明的认为有必要的程度大的任何程度上进行解 释，对本专利技术基本概念的理解以及认识是为了不混淆或偏离本专利技术所教之内容。参照图1，电子电路的第一实施例的例子被显示。电子电路可能例如包括触发器电 路、锁存器、逻辑电路或其它电路并且可例如由单独的电子元件组成，例如晶体管、二极管、 电阻器、电容器或电感器，所述元件通过电流可以流过的导电线或迹线被连接。它可例如是 通过使用一个或多个集成电路，即在半导体材料的衬底的表面上制造的主要由半导体器件 和无源元件组成的小型化电子电路上完全地或部分地被实现。所显示的电子电路10包括用于接收输入重置信号的重置输入12、用于接收时钟 信号的时钟输入14、以及用于提供输出重置信号的重置输出16。所述电子电路10包括同 步重置信号路径18、20、22、24、26，包括同步单元20、24，所述同步重置信号路径18、20、22、 24,26被安排接收所述输入重置信号并且当时钟信号可用时给重置输出16提供与所述时 钟信号同步的输入重置信号，即，作为所述重置输出信号；以及异步重置信号路径28、30、 32，当在时钟监控信号34中的当前时钟可用性信息表示时钟信号不可用时，被安排给重置 输出16提供输入重置信号。所述输入重置信号可以是任何重置信号，例如明确肯定与时钟信号水平改变同步 的重置，或者是异步并且独立于时钟信号状态。重置信号路径可以例如是用于将重置信号从重置输入12传输到重置输出16的连 接线。正如所显示的，重置信号路径可能包括用于传输重置信号的附加器件，从而潜在地改 变或处理所述输入重置信号以生成所述输出重置信号。重置信号可以被明确肯定以便引发 接收始于所述重置输出16的重置信号的器件的重置，或者重置信号也可被非明确肯定。异步重置信号路径28、30、32可能不包括需要用于传输或处理输入重置信号以提 供输出重置信号的时钟信号的任何同步器件。它可能例如包括其它电路，例如所显示的逻 辑或电路30，如果所述时钟监控信号34表示时钟信号输入14处的时钟信号的不可用性，所 述电路被连接以将在异步重置信号路径28、30、32的第一部分28中接收到的异步重置信号 提供给所述异步重置信号路径的第二部分32。在显示的示例布局中，逻辑信号概念可以基 于明确肯定/有效低、非明确肯定/非有效高重置信号水平，而可用的时钟信号可能导致高 有效时钟监控信号34水平。同步重置信号路径18、20、22、24、26可能包括至少一个同步钟控器件，如果通过 钟控器件接收，例如所显示的用于提供与所述时钟信号同步的输出重置信号的同步单元 20,24ο当接收到有定期地引发钟控器件的信号属性能力时，时钟信号可以是可用的。可 用时钟信号可能例如在高和低信号水平或状态之间振荡。时钟信号可以被认为非不可用， 例如当信号不振荡，但是保持高或低状态或其它状态的时候，例如O水平，或当异常信号改 变引起定时器件的任何故障的时候。时钟监控信号可以始于监控时钟信号的质量和可用性时被生成，并且可能至少包 括当前时钟可用性信息。例如，两级二进制时钟监控信号可能有与信息“时钟信号可用”相 关联的第一水平和与信息“时钟信号不可用”相关联的第二水平。在其它实施例中，时钟信 号的更加详细的状态信息可以与时钟监控信号一起发送。所显示的电路可能包括被连接到所述同步单元20、24的重置输入的上电重置输 入36，这就允许启动同步单元20、24到已知的状态，例如在上电期间，即在给电路初始施加 电力期间。并且所述电子电路10可能包括被连接到所述时钟信号输入14的时钟信号输出 38，所述时钟信号输入14用于将时钟信号传输到其本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种电子电路(10),包括 重置输入(12)，用于接收输入重置信号； 时钟输入(14),用于接收时钟信号； 重置输出(16)，用于提供输出重置信号； 同步重置信号路径(18、20、22、24、26)，包括同步单元(20、24)，所述同步重置信号路径被安排接收所述输入重置信号并且当所述时钟信号可用时，向所述重置输出提供与所述时钟信号同步的所述输入重置信号；以及 异步重置信号路径(28、30、32)，当在时钟监控信号(34)中的当前时钟可用性信息表示所述时钟信号不可用时，被安排向所述重置输出提供所述输入重置信号。2.根据权利要求1所述的电子电路，其中所述时钟监控信号连续提供所述当前时钟可用性信息。3.根据权利要求1或权利要求2所述的电子电路，包括被连接到所述时钟输入并且被安排提供所述时钟监控信号的时钟监控单元(40 )。4.根据权利要求1或权利要求2所述的电子电路，包括用于接收所述时钟监控信号的时钟监控输入。5.根据前述权利要求中任何一项所述的电子电路，其中所述当前时钟可用性信息改变延迟到在所述时钟信号停止之后的延迟时间。6.根据权利要求5所述的电子电路，其中所述延迟时间至少和所述时钟信号的一个周 期的持续时间一样长。7.根据前述权利要求中任何一项所述的电子电路，其中所述同步单元被安排提供延迟了至少所述时钟信号的一个周期的持续时间的所述输出重置信号。8.根据前述权利要求中任何一项所述的电...
【专利技术属性】
技术研发人员：托马斯·吕德克，约阿希姆·克吕肯，
申请(专利权)人：飞思卡尔半导体公司，
类型：
国别省市：
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