一种异构轻量级的真随机数产生器制造技术

本发明专利技术公开了一种异构轻量级的真随机数产生器，包括异构随机源模块、后处理模块、FIFO模块和时钟产生模块；时钟产生模块将系统时钟分频后输出采样时钟信号和输出时钟信号，异构随机源模块的使能端用于连接使能信号，当使能信号有效时，异构随机源模块工作并产生第一随机序列，后处理模块对第一随机序列进行消偏处理后输出第二随机序列，FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。本发明专利技术采用数字电路实现的异构轻量级的真随机数产生器，采用异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。

【技术实现步骤摘要】

本专利技术属于真随机数产生器领域，更具体地，涉及一种异构轻量级的真随机数产生器。
技术介绍
随机数在现代密码学中占有重要的位置。在以Rivest-Shamir-Adleman算法(RSA)、椭圆曲线密码学(ECC)等为代表的非对称密钥加密体制中需要有安全可靠的随机数来生成密钥，而在网络安全协议中，密钥分配时的临时交换号往往采用随机数来进行握手。在这些敏感场合中，随机数发生器得到了广泛的应用。随机数产生器分为伪随机数产生器和真随机数产生器两种。伪随机数产生器是由一个初始状态开始，通过一个确定的过程或者算法来生成输出，这些输出安全性差。为了满 足安全性这一最根本的要求，必须采用完全不可预测的真随机数，它有别于伪随机数的根本特点就是没有周期性。目前按照TRNG所采用的随机源的不同可以分为三大类设计方法直接放大法、离散时间混沌法以及振荡采样法。直接放大法与离散时间混沌法都需要采用模拟电路，因而依赖于集成电路工艺，实现方法复杂，且资源消耗大。已有的振荡环采样法采用数字方法实现，虽然实现方法简单，但是占用硬件开销大。
技术实现思路
针对现有技术的缺陷，本专利技术的目的在于提供一种占用资源小，实现方法简单，采用数字电路实现的异构轻量级的真随机数产生器。为实现上述目的，本专利技术提供了一种异构轻量级的真随机数产生器，包括依次连接的异构随机源模块、后处理模块和FIFO模块，以及时钟产生模块；所述时钟产生模块的输入端连接系统时钟，所述时钟产生模块的第一输出端分别与所述异构随机源模块的时钟端、所述后处理模块的时钟端和所述FIFO模块的时钟端连接，所述时钟产生模块的第二输出端与所述FIFO模块连接；所述时钟产生模块用于将所述系统时钟进行分频并由所述第一输出端输出采样时钟信号、由所述第二输出端输出输出时钟信号，所述异构随机源模块的使能端用于连接使能信号，当使能信号有效时，所述异构随机源模块工作并产生第一随机序列，所述后处理模块对所述第一随机序列进行消偏处理后输出第二随机序列，所述FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。更进一步地，所述采样时钟信号的频率是所述输出时钟信号频率的A倍，A为输出位数。更进一步地，所述异构随机源模块包括N组第一亚稳态电路、M组第二亚稳态电路、L组第三亚稳态电路、第一异或门和第二异或门；N、M、L均为正整数，(N+M+L)大于等于10 ;所述N组第一亚稳态电路的输入端、M组第二亚稳态电路的输入端和L组第三亚稳态电路的输入端均连接至所述时钟产生模块的第一输出端；所述N组第一亚稳态电路连接至所述第一异或门的第一输入端，所述M组第二亚稳态电路连接至所述第一异或门的第二输入端；所述第一异或门的输出端连接至所述第二异或门的第一输入端，所述L组第三亚稳态电路连接至所述第二异或门的第二输入端，所述第二异或门的输出端连接所述后处理模块。更进一步地，所述第一亚稳态电路包括反相器和多相选择器；所述多相选择器包括三个输入端和一个输出端，所述多相选择器的第一输入端连接至所述反相器的输出端，所述反相器的输入端连接至所述多相选择器的输出端，所述多相选择器的第二输入端连接至所述多相选择器的输出端，所述多相选择器的第三输入端连接至所述时钟产生模块的第一输出端，所述多相选择器的输出端连接所述第一异或门的第一输入端。更进一步地，所述第二亚稳态电路包括第三异或门，所述第三异或门的第一输入端连接至所述时钟产生模块的第一输出端，所述第三异或门的第二输入端连接至所述第三异或门的输出端，所述第三异或门的输出端连接至所述第一异或门的第二输入端。更进一步地,所述第三亚稳态电路包括查找表模块，所述查找表模块的第一输入 端连接至所述时钟产生模块的第一输出端，所述查找表模块的第二输入端连接至所述查找表模块的输出端，所述查找表模块的输出端连接至所述第二异或门的第二输入端。更进一步地，所述后处理模块包括顺次连接的第一 D触发器、第二 D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器和第十一 D触发器，第四异或门，第五异或门，第六异或门，第七异或门，第八异或门以及第九异或门；所述第一 D触发器的输入端连接所述第一随机序列，所述第一 D触发器的时钟端、第二 D触发器的时钟端、第三D触发器的时钟端、第四D触发器的时钟端、第五D触发器的时钟端、第六D触发器的时钟端、第七D触发器的时钟端、第八D触发器的时钟端、第九D触发器的时钟端、第十D触发器的时钟端和第十一 D触发器的时钟端均连接所述采样时钟信号；所述第四异或门的第一输入端连接至所述第一 D触发器的输出端，所述第四异或门的第二输入端连接至所述第四D触发器的输出端；所述第五异或门的第一输入端连接至所述第四异或门的输出端，所述第五异或门的第二输入端连接至所述第五D触发器的输出端；所述第六异或门的第一输入端连接至所述第五异或门的输出端，所述第六异或门的第二输入端连接至所述第七D触发器的输出端；所述第七异或门的第一输入端连接至所述第六异或门的输出端，所述第七异或门的第二输入端连接至所述第八D触发器的输出端；所述第八异或门的第一输入端连接至所述第七异或门的输出端，所述第八异或门的第二输入端连接至所述第九D触发器的输出端；所述第九异或门的第一输入端连接至所述第八异或门的输出端，所述第九异或门的第二输入端连接至所述第十一 D触发器的输出端，所述第九异或门的输出端用于输出第二随机序列。本专利技术实施例采用数字电路实现的异构轻量级的真随机数产生器包括时钟产生模块、异构随机源模块、后处理模块和FIFO模块，时钟产生模块将系统时钟分频，生成不同的米样时钟和输出时钟；在使能信号有效后，异构随机源模块开始工作，产生第一随机序列，后处理模块对第一随机序列将进行消偏处理得到第二随机序列，FIFO模块对消偏后的第二随机序列数据进行缓存，并按照输出时钟的频率要求，把最后的随机数传输出去。另夕卜，本专利技术随机源模块采用了异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。附图说明图I是本专利技术实施例提供的异构轻量级的真随机数产生器的模块结构示意图；图2是本专利技术实施例提供的异构轻量级的真随机数产生器中异构随机源模块模块结构示意图；图3是本专利技术实施例提供的异构随机源模块中亚稳态电路单元的具体电路图；(a)为第一亚稳态电路单元的具体电路图；(b)为第二亚稳态电路单元的具体电路图； (C)为第三亚稳态电路单元的具体电路图；图4是本专利技术实施例提供的异构轻量级的真随机数产生器中后处理模块的具体电路图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术公开了一种实现方法简单，完全采用数字电路实现的，占用资源小的异构轻量级的真随机数产生器，该真随机数产生器所产生的真随机数可用于生成密码算法的密钥、网络安全以及电子标签RFID等应用。图I示出了本专利技术实施例提供的异构轻量级的真随机数产生器的模块结构，为了便于说明，仅示出了与本专利技术实施例相关的部本文档来自技高网...

【技术保护点】
一种异构轻量级的真随机数产生器，其特征在于，包括依次连接的异构随机源模块、后处理模块和FIFO模块，以及时钟产生模块；所述时钟产生模块的输入端连接系统时钟，所述时钟产生模块的第一输出端分别与所述异构随机源模块的时钟端、所述后处理模块的时钟端和所述FIFO模块的时钟端连接，所述时钟产生模块的第二输出端与所述FIFO模块连接；所述时钟产生模块用于将所述系统时钟进行分频并由所述第一输出端输出采样时钟信号、由所述第二输出端输出输出时钟信号，所述异构随机源模块的使能端用于连接使能信号，当使能信号有效时，所述异构随机源模块工作并产生第一随机序列，所述后处理模块对所述第一随机序列进行消偏处理后输出第二随机序列，所述FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑朝霞，邹雪城，余国义，蔚然，李九阳，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：