用于外围组件的高优先级命令队列制造技术

本发明专利技术涉及用于外围组件的高优先级命令队列。在一个实施例中，外围组件可包括被配置成存储一组命令以在外围接口上执行传输的低优先级命令队列，以及被配置成存储第二组命令以在接口上执行传输的高优先级命令队列。低优先级队列中的命令可包括标识该组命令可以被中断以执行第二组命令的点的指示。控制电路可以耦合到低优先级命令队列，并可以响应于指示中断对来自低优先级队列的命令的处理，并可以处理来自高优先级命令队列的命令。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，更具体而言，涉及集成电路中的外围组件中的命令处 理。
技术介绍
在具有大量的数据带宽的外围接口控制器中，会发生的挑战之一是从外部处理器向外围接口控制器提供控制输入。通常，在外围接口控制器和存储器之间传输数据的到外围控制器的相同内部接口被用来从外部处理器(例如，通过向外围接口控制器中的控制寄存器的一系列写入)提供控制输入。当发生数据传输时，存储器到外围接口可以充满着数据传输。相应地，为下一组数据传输安排的控制输入可以有效地锁定，直到完成当前数据传输。在正在提供控制输入期间，外围接口控制器所控制的外部外围接口可以是空闲的。一种用于减少外围设备到存储器接口上的争用的机制是在外围接口控制器中包括处理器，执行程序以控制外围接口控制器硬件。然而，这样的机制在许多方面是昂贵的就金钱而言，获取处理器(要么作为分离的组件或者作为可以被合并到外围接口控制器设计中的知识产权)；就当包括处理器时由外围接口控制器占据的空间而言；以及就由处理器消耗的电能而言。另外，要被执行的程序存储在系统存储器中，如此指令取出会与外围设备到存储器接口上的数据传输竞争。另外，在启动给定数据传输之后标识执行更重要的(或更高优先级的)数据传输的需求的情况下，中断一个数据传输以执行另一个数据传输是复杂的。
技术实现思路
在一个实施例中，集成电路包括被配置成控制集成电路的外部接口的外围组件。例如，外围组件可以是诸如闪速存储器接口单元之类的存储器接口单元。到外围组件的内部接口可以在去往/来自外部接口的数据传输以及到外围组件的控制通信之间共享。外围组件可包括被配置成存储一组命令以在接口上执行传输的低优先级命令队列。另外，外围组件还可包括被配置成存储第二组命令以在接口上执行传输的高优先级命令队列。低优先级队列中的命令可包括标识该组命令可以被中断以执行第二组命令的点的指示。控制电路可以耦合到低优先级命令队列，并可以读取命令并与接口控制器进行通信，以响应于命令，导致接口上的传输。另外，控制电路还可以响应于指示，中断对来自低优先级队列的命令的处理，并可以处理来自高优先级命令队列的命令。在一个实施例中，通过第二组命令来表示的高优先级传输可以比首先需要低优先级队列是空的情况更快执行。另外，通过在可中断的点中断低优先级传输，当高优先级传输完成时，低优先级传输可以恢复。在高优先级传输之前发生的处理可以正确地完成，而不必重复。附图说明下面的详细描述参考了将简短地描述的各个附图。图I是集成电路、存储器，以及闪速存储器的一个实施例的框图。图2是图I中所示出的闪速存储器接口的一个实施例的框图。 图3是示出了图2中所示出的闪速存储器接口控制电路的一个实施例响应于接收到写入操作的操作的流程图。图4是示出了由闪速存储器接口控制电路所支持的命令的一个实施例的表。图5是图2所示出的闪速存储器接口控制电路的一个实施例响应于从低优先级命令先进先出缓冲器(FIFO)读取命令的操作的流程图。图6是图2所示出的闪速存储器接口控制电路的一个实施例响应于从高优先级命令先进先出缓冲器(FIFO)读取命令的操作的流程图。图7是宏存储器的示例使用的框图。图8是示出了由图I所示出的处理器的一个实施例所执行的闪速存储器接口码的一个实施例的操作的流程图。图9是包括图I中所示出的设备的系统的一个实施例的框图。图10是计算机可访问的存储介质的一个实施例的框图。尽管本专利技术可以具有各种修改和替代形式，但是此处将通过附图中的示例显示特定实施例，并进行详细描述。然而，应了解附图和对附图的详细描述不意图将本专利技术限于所公开的特定形式，相反地，意图是可以涵盖如所附权利要求所定义的、落入本专利技术的精神和范围内的所有修改、等效内容和替代方案。此处所使用的标题只用于组织目的，不用于限制说明书的范围。如在本申请全篇中所使用的，词语“可以”用于许可的意义(即，表示具有可能性做某事)，而不是强制性的意义(即，表示必须)。类似地，词语“包括”表示“包括”，但不限于此。各种单元、电路或其他组件都可以被描述成“被配置成”执行一个或多个任务。在这样的上下文中，“被配置成”是结构的广泛的讲述，一般而言意思指“具有在操作期间执行一个或多个任务的电路”。如此，单元/电路/组件可以被配置成甚至在单元/电路/组件当前不在接通的情况下执行任务。一般而言，构成对应于“被配置成”的结构的电路可包括硬件电路和/或存储可执行以实现操作的程序指令的存储器。存储器可包括诸如静态或动态随机存取存储器之类的易失性存储器和/或诸如光盘或磁盘存储器、闪速存储器、可编程只读存储器等等之类的非易失性存储器。类似地，在描述中，为了方便起见，各种单元/电路/组件可以被描述成执行任务。这样的描述应该解释为包括短语“被配置成”。列举被配置成执行一个或多个任务的单元/电路/组件明确地意图对于该单元/电路/组件，不援引35U. S.C. §112，段落6的解释。具体实施例方式现在转向图1，该图示出了耦合到外部存储器12以及一个或多个闪速存储器设备28A-28B的集成电路10的一个实施例的框图。在所示出的实施例中，集成电路10包括存储器控制器(MC)14、互连结构16、一组诸如组件18A-18B之类的外围组件、闪速存储器接口单元30、中心DMA (CDMA)控制器20、包括I级(LI)缓存24、2级(L2)缓存26的处理器22，以及输入/输出(I/O)处理器(IOP) 32。存储器控制器14耦合到存储器12可以耦合到的存储器接口，并耦合到互连结构16。在所示出的实施例中，CDMA控制器20、L2缓存26，以及处理器22 (通过L2缓存26)也耦合到互连结构16。L2缓存26耦合到处理器22，而CDMA控制器20耦合到组件18A-18B、闪速存储器接口单元30、以及IOP 32。一个或多个外围组件18A-18B也可以耦合到诸如外围组件18A之类的外部接口。在其他实施例中，其他组件可以直接耦合到互连结构16 (例如，其他外围组件)。CDMA控制器20可以被配置成在存储器12、各种外围组件18A-18B，和/或闪速存储器接口单元30之间执行直接存储器访问(Direct Memory Access, DMA)操作。各实施例可包括通过CDMA控制器20耦合的任意数量的外围组件和/或闪速存储器接口单元30。处理器22 (更具体而言，由处理器22所执行的指令)可以编程CDMA控制器20以执行DMA操作。各实施例可以以各种方式来编程CDMA控制器20。例如，DMA描述符可以被写入到存储器12中描述要被执行的DMA操作，而CDMA控制器20可包括可编程以定位存储器12中的DMA描述符的寄存器。可以为DMA通道创建多个描述符，以及可以如所指定的那样执行描述符中所描述的DMA操作。可另选地，CDMA控制器20可包括可编程以描述要被执行的DMA 操作的寄存器，而编程CDMA控制器20可包括写入寄存器。一般而言，DMA操作可以是由与执行指令的处理器分开的硬件执行的从源向目标的数据传输。硬件可以被使用由处理器执行的指令编程，但是传输本身是由硬件独立于处理器中的指令执行而执行的。源和目标中的至少一个可以是存储器。在某些实施例中，存储器可以是系统存储器(例如，存储器12)、闪速存储器设备28A-28B本文档来自技高网...

【技术保护点】
一种控制集成电路中的外部接口的设备，所述设备包括：被配置成存储第一多个命令的第一命令队列，其中所述第一命令队列进一步被配置成存储一个或多个指示，所述指示标识所述第一多个命令内的准许中断所述第一多个命令的点；以及被配置成存储第二多个命令的第二命令队列；以及耦合到所述第一命令队列和所述第二命令队列的控制电路，以及其中所述控制电路被配置成响应于检测到所述第二命令队列中的至少第二命令，中断对被标识为可中断的点的第一命令处的所述第一多个命令的处理，以及其中所述控制电路被配置成响应于所述中断，启动对所述第二命令的处理。

【技术特征摘要】
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【专利技术属性】
技术研发人员：D·P·罗斯，D·C·李，
申请(专利权)人：苹果公司，
类型：发明
国别省市：