静电放电保护电路制造技术

本发明专利技术公开了一种静电放电保护电路，设有一电阻与至少一保护晶体管；电阻耦接于输出入信号节点与内部电路的内部节点之间，保护晶体管串联于电压节点与内部节点之间，各保护晶体管的栅极耦接漏极。本发明专利技术可有效降低静电放电保护电路被触发导通的电压，减少信号绕线上的电容性负载，增加布局面积运用的效率。

【技术实现步骤摘要】

本专利技术涉及一种静电放电保护电路，且特别涉及一种基于金属氧化物半导体晶体管串联架构的静电放电保护电路。
技术介绍
芯片是现代信息社会最重要的硬件基础。为了汲取运作所需的电力，芯片设有电力接垫，如电源接垫与地端接垫，分别将工作电压与地端电压传输至芯片内的电源绕线与地端绕线(可统称为电力绕线)。为了要和外界电路交换信号，芯片还设有输出入接垫，将输出入信号传输至芯片内的信号绕线，使芯片中的内部电路可经由此信号绕线交换信号。芯片中亦可划分出不同的电源领域(power domain)，各电源领域中的内部电路操作于不同的工作电压及/或地端电压，而不同电源领域的内部电路间亦以信号绕线交换信号。不过， 高电压的静电放电也会由各种接垫与绕线传导至芯片内部；为了保护芯片不受静电放电的危害，芯片中会设置静电放电保护电路。当静电放电事件发生在信号绕线与电力绕线之间时，静电放电保护电路会在两者间导通静电放电的电流，使静电放电的电流不会累积成高电压而伤害信号绕线上的内部电路。请参考图1A，其所示意的是一用在输入接垫PAD上的公知静电放电保护电路10，用以保护内部电路12 ;例如说，内部电路12中可包括一晶体管MPO与一晶体管ΜΝ0，分别为η沟道与P沟道金属氧化物半导体晶体管，其栅极共同耦接于节点ni，以从节点ns的信号绕线上接收信号。内部电路12由节点nvl与nv2的电力绕线分别耦接直流电压VCC(电源电压)与GND (地端电压)。在内部电路12中，晶体管MPO与MNO的栅极氧化层可耐受电压可用电压Vt_ox表示；在现代化先进工艺的芯片中，内部电路会使用薄氧化层的晶体管，故可耐受的电压Vt_ox较低。也就是说，若节点ni的电压高于电压Vt_ox，晶体管MPO及/或MNO的栅极氧化层就会受到伤害。为保护晶体管MNO与MPO的栅极氧化层，公知静电放电保护电路10中设有一主要静电保护元件NI、一主要静电保护元件Pl及一次级保护电路,包括一电阻RO、一晶体管NO与一晶体管PO。主要静电保护元件NI稱接于节点ns与nv2之间；主要静电保护元件Pl率禹接于节点nvl与ns之间。晶体管NO与PO分别为η沟道与ρ沟道金属氧化物半导体晶体管；晶体管NO的栅极与源极共同耦接至节点ην2，漏极耦接节点ni ;晶体管PO的栅极与源极则共同稱接至节点nvl,漏极亦稱接节点ni。静电放电保护电路10的运作可描述如下。当静电放电未发生时，静电放电保护电路10的主要静电保护元件NI与Pl以及晶体管NO与PO皆不导通。当静电放电发生于节点ns与nv2之间，若主要静电保护元件NI未先导通，或虽然主要静电保护元件NI已先导通，但因为大量静电电流流过主要静电保护元件NI而使节点ns上出现一快速增加的电压V_ESD时，若电压V_ESD为正(相对于节点nv2)，则晶体管NO会击穿导通；若电压V_ESD为负，则晶体管NO的寄生二极管会顺向导通，以将节点ni导通至节点nv2。因此，节点ni上的电压 Vg 可计算为Vg = Vbd_mos+ (V_ESD-Vbd_mos) *Rmos/ (RO+Rmos);其中，电压 Vbd_mos为晶体管NO导通时在节点ni与nv2间的跨压，电阻Rmos则是晶体管NO击穿导通时在节点ni与nv2间的等效电阻值。为了保护晶体管MPO与MNO的栅极，静电放电保护电路10应使节点ni的电压Vg低于电压Vt_0X。换言之，公知静电放电保护电路10的设计者应能由晶体管击穿导通的电路模型设计晶体管NO的尺寸，并推算电阻RO的电阻值。然而，当以电路模拟软件(如SPICE)模拟金属氧化物半导体晶体管的行为时，其用以模拟沟道导通(即于栅极下形成反转层以利用漏极与源极间的载子沟道导通电流)的电路模型较为精确，模拟击穿导通的电路模型则较不精确，难以正确掌握击穿导通的运作，连带影响公知静电放电保护电路10的设计与实施。再者，公知静电放电保护电路10亦有其他设计应用上的难点。若晶体管ΜΝ0/ΜΡ0为薄氧化层之晶体管，则必须采用薄氧化层的晶体管来作为晶体管Ν0/Ρ0才能得到较佳的保护效果，但其漏电流会较大，且其等效电容也较高，会增加节点ni上的负载，不利于高速信号传输。若晶体管Ν0/Ρ0为厚氧化层晶体管，则使晶体管击穿导通的电压较高，难以及 时、快速地在静电放电时导通，影响静电放电保护的运作。另外，如美国专利US 5530612与Worley等人于EOS/ESD Symp.，2010年版第381页，2010的论文《CDM Effect on a 65nm SOC LNA》中，亦提及以串联二极管形成的静电放电保护电路，如图IB所示；其以二极管Da、Dbl与Db2b保护晶体管丽I的栅极。不过，此种公知的静电放电保护电路亦有缺点。二极管以η型阱与η型阱中的ρ掺杂区分别形成阴阳两极；要串联多个二极管(如二极管Dbl与Db2)，就要有多个η型阱。这些η型阱之间需有相当的间隔距离，各η型阱的周边又需设置护环(guard ring)，故公知静电放电保护电路会占用较大的布局，运用布局面积的效率不佳。再者，P掺杂区、η型阱与地端电压的ρ基底之间会形成ρηρ至地端的达灵顿电路(Darlington Pair)漏电路径,导通较多的漏电流。此外，在此种公知静电放电保护电路中，若串联二极管的阳极与阴极分别耦接于一第一节点与一第二节点之间，则还需额外搭配另一反方向配置的二极管；此反方向二极管的阳极与阴极分别耦接第二节点与第一节点，以导通由第二节点至第一节点的静电放电电流。此反方向二极管又需占用额外的布局面积。
技术实现思路
针对现有技术中存在的问题，本专利技术的目的在于提出一种静电放电保护电路，包括一电阻与至少一保护晶体管；保护晶体管串联于一内部节点与一电压节点之间；各保护晶体管具有一栅极、一源极与一漏极，栅极耦接漏极。电阻耦接于内部节点与信号节点之间。本专利技术的有益效果在于，相较于公知技术，本专利技术静电放电保护技术采用串联晶体管的电路架构，可有效降低静电放电保护电路被触发导通的电压，减少信号绕线上的电容性负载，增加布局面积运用的效率。本专利技术静电放电保护技术亦具备多项设计参数，可藉此调整静电放电保护电路的触发电压、漏电流、对信号绕线的负载与布局尺寸等等，以提供电路设计上的弹性，并适应各种不同的应用；举例而言，除了使用在输入接垫处作为次级保护电路之外，本专利技术也可使用在多重电源领域的设计中，作为不同电源领域接口的保护电路。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下附图说明图IA示意一公知静电放电保护电路。图IB示意另一公知技术。图2至图10示意的是依据本专利技术不同实施例的静电放电保护电路。其中，附图标记说明如下10、20a_20i :静电放电保护电路 12、22:内部电路24 :布局实施例PAD :接垫P1、N1 :主要静电保护元件P0、N0、MN0、MP0、N(.)、MN、MP、P(.)、MN1 :晶体管R0、R:电阻ns、ni、nvl_nv2、na :节点VCC、GND :电压D、Da、Dbl_Db2、Ds、Dsp、Dsn :二极管g(.)、r(.):区域W:宽度具体实施例方式请参考图2，其所示意的是依据本专利技术一实施例的静电放电保护电路20a，其可设置本文档来自技高网...

【技术保护点】
一种静电放电保护电路，其特征在于，该静电放电保护电路包含：至少一第一保护晶体管，串联于一内部节点与一第一电压节点之间；各该第一保护晶体管具有一栅极、一源极与一漏极，该栅极耦接该漏极；以及一电阻，耦接于该内部节点与一信号节点之间。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡富义，彭彦华，蔡佳谷，柯明道，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：