信息处理系统以及系统控制器技术方案

本发明专利技术提供信息处理系统以及系统控制器，在连接有多个CPU的系统控制器进行高速缓存同步控制的系统中，提高CPU的处理能力。在进行高速缓存同步控制的系统中，系统控制器(12)连接着高速缓冲存储器容量不同的多个CPU单元(10-0～10-3)，在该系统中设置有：高速缓存同步部(54)，其监视先行请求和后续请求的地址竞合；和设定部(56)，其按照各CPU单元的高速缓冲存储器的容量来分别设定先行请求和后续请求的竞合监视范围。即便混在高速缓存容量不同的CPU单元，也能够提高高速缓存容量多的CPU单元的处理能力。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及信息处理系统以及系统控制器。
技术介绍
并行处理有效地提高了信息处理系统的处理速度。在并行处理系统中，多个运算处理装置(CPU :Central Processing Unit :中央处理器)分担处理。另外，为了使CPU的处理速度提高，在CPU和主存储装置之间设置高速缓冲存储器(Cache Memory) 0高速缓冲存储器由复制并保持存储于主存储装置的数据内的、CPU将要访问的数据、其地址、状态等的高速小容量的存储器构成。高速缓冲存储器代替CPU本来应该访问的主存储装置来输入 输出数据。由于高速缓冲存储器自动地进行数据保存、主存储装置的代替动作，所以CPU的程序无需意识到高速缓冲存储器。近年来，由于LSI (Large Scale Integrated :大规模集成电路)元件的集成化的提高、请求速度的上升，高速缓冲存储器被设置在CPU芯片内。另外,在并行处理系统内，在SMP(Symmetric Multiprocessing :对称多处理)系统中，进行一个CPU检索其他CPU的高速缓冲存储器的登记内容的探听(Snoop)。为了防止因该探听而引起的CPU间的高速缓冲存储器的干扰，设置有CPU的高速缓冲存储器的同步机构。高速缓冲存储器的同步机构在处理连续请求同一高速缓存地址的请求时，重试在基于先行请求更新高速缓存管理信息(TAG)结束之前到来的后续请求。将该控制称作“繁忙(BUSY)控制”。在SMP系统中，对全部CPU芯片设定同样的繁忙监视范围。专利文献I :日本特开2008-123333号公报为了提高CPU的性能，提供高速缓冲存储器的容量增大了的CPU芯片。为了提高现有信息处理系统的性能，而添加CPU芯片是有效的。例如，在现有的以高速缓冲存储器容量少的CPU芯片构成的系统中添加高速缓存容量多的CPU芯片，或者在以高速缓冲存储器容量多的CPU芯片构成的系统中添加高速缓冲存储器容量少的CPU芯片。像这样，添加处理所需的CPU芯片来抑制不必要的成本的系统运用的技术的需要较高。在现有的信息处理系统中后添加CPU芯片的情况下，存在出现高速缓冲存储器容量不同的CPU芯片混在的可能性。在SMP环境下，与多个CPU芯片连接的系统控制器具有高速缓存同步机构。在一个系统控制器上连接有高速缓冲存储器容量不同的多个CPU芯片的情况下，为了在多个CPU之间获得TAG的匹配性，系统控制器将多个CPU芯片的繁忙监视范围设定为相同。然而，由于在使高速缓存容量不同的CPU芯片混在的情况下，将全部CPU芯片的繁忙监视范围设定为与高速缓冲存储器容量最小的CPU芯片一致，所以存在不能充分发挥高速缓冲存储器容量多的CPU芯片的性能的问题
技术实现思路
本专利技术的目的在于提供一种信息处理系统以及系统控制器，在高速缓冲存储器容量不同的CPU芯片混在的信息处理系统中，提高CPU芯片性能。为了实现该目的，公开的信息处理系统具有 第ICPU单元，其具有第ICPU和第I高速缓存存储器，其中，所述第I高速缓存存储器存储高速缓存标签信息和高速缓存数据；第2CPU单元，其具有第2CPU和第2高速缓冲存储器，其中，所述第2高速缓冲存储器存储高速缓存标签信息和高速缓存数据，并且容量与所述第I高速缓冲存储器的容量不同；以及系统控制器，其与所述第I以及第2CPU单元连接，以所述第ICPU和所述第2CPU对所述第I以及第2高速缓冲存储器的请求来检索第3高速缓存标签存储器和第4高速缓存标签存储器，其中，所述第3高速缓存标签存储器存储所述第I高速缓冲存储器的所述高速缓存标签信息的副本，所述第4高速缓存标签存储器存储所述第2高速缓冲存储器的所述高速缓存标签信息的副本，所述系统控制器具有高速缓存同步部，其以设定的繁忙监视范围来监视先行请求和后续请求是否请求相同的高速缓存地址，使请求源CPU重试在基于所述先行请求来复制所述高速缓存标签信息结束之前接受到的、请求与先行请求相同的高速缓存地址的后续请求；和设定部，其将在所述第3高速缓存标签存储器和所述第4高速缓存标签 存储器中不同的繁忙范围设定给所述高速缓存同步部。另外，公开的系统控制器是与第ICPU单元和第2CPU单元连接的系统控制器，其中，所述第ICPU单元具有第ICPU和第I高速缓冲存储器，所述第2CPU单元具有第2CPU和第2高速缓冲存储器，所述第I高速缓冲存储器存储高速缓存标签信息和高速缓存数据，所述第2高速缓冲存储器存储高速缓存标签信息和高速缓存数据，并且容量与所述第I高速缓冲存储器的容量不同，该系统控制器具有高速缓存标签检索部，其根据所述第ICPU和所述第2CPU对所述第I以及第2高速缓冲存储器的请求来检索第3高速缓存标签存储器和第4高速缓存标签存储器，其中，所述第3高速缓存标签存储器存储所述第I高速缓冲存储器的所述高速缓存标签信息的副本，所述第4高速缓存标签存储器存储所述第2高速缓冲存储器的所述高速缓存标签信息的副本；高速缓存同步部，其以设定的繁忙监视范围来监视先行请求和后续请求是否请求相同的高速缓存地址，在基于所述先行请求来复制所述高速缓存标签信息结束之前，接受到请求与先行请求相同的高速缓存地址的后续请求的情况下，使请求源CPU进行重试；以及设定部，其将在所述第3高速缓冲存储器和所述第4高速缓冲存储器中不同的所述繁忙范围设定给所述高速缓存同步部。在系统控制器连接着高速缓冲存储器容量不同的多个CPU单元，并进行高速缓存同步控制时，按照各CPU单元的高速缓冲存储器的容量来分别设定先行请求和后续请求的竞合监视范围，所以能够提高高速缓存容量多的CPU单元的处理能力。附图说明图I是实施方式的信息处理系统的框图。图2是图I的系统板的框图。图3是表示图2的系统板的构成的一个例子的框图。图4是图2的主存储装置的存储器地址的说明图。图5本实施方式中图3的第I容量的高速缓冲存储器的繁忙监视范围的说明图。图6是将图5的繁忙监视范围应用于第2容量的高速缓冲存储器的繁忙监视范围的比较例的说明图。图7是本实施方式的图3的第2容量的高速缓冲存储器的繁忙监视动作的说明图。图8是表示图2的系统板的构成的其他例子的框图。图9是表示图3的系统构成的其他例子的框图。 图10是表示本实施方式的系统控制器的构成的框图。图11是图10的寄存器部的繁忙设定寄存器的说明图。图12是图10的繁忙控制部56的地址竞合检查部6的框图。图13是图10的地址锁定寄存器部54的地址竞合检查部7的框图。图14是在图10以及图12中说明的繁忙控制部56的地址竞合检查的动作说明图。图15是在图10以及图13中说明的地址锁定寄存器部54的地址竞合检查的动作说明图。图16是实施方式的高速缓存同步处理的流程图。图17是其他实施方式的动态高速缓存同步处理的流程图。具体实施例方式以下，按照信息处理系统、信息处理系统的高速缓存同步控制、系统控制器、地址竞合检查部、高速缓存同步处理、动态高速缓存同步处理、其他实施方式的顺序来说明实施方式的例子，但是信息处理系统、系统控制器不限于该实施方式。(信息处理系统)图I是实施方式的信息处理系统的框图。图2是图I的系统板的框图。图I的信息处理系统表示在网络中连接了计算机而成的服务器系统。在图I中，服务器系统I具有作为处理装置的多个系统板(S本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：金野雄次，村上浩，
申请(专利权)人：富士通株式会社，
类型：
国别省市：