信息处理系统以及系统控制器技术方案

本发明专利技术提供信息处理系统以及系统控制器，在连接有多个CPU的系统控制器进行高速缓存同步控制的系统中，提高CPU的处理能力。在进行高速缓存同步控制的系统中，系统控制器(12)连接着高速缓冲存储器容量不同的多个CPU单元(10-0～10-3)，在该系统中设置有：高速缓存同步部(54)，其监视先行请求和后续请求的地址竞合；和设定部(56)，其按照各CPU单元的高速缓冲存储器的容量来分别设定先行请求和后续请求的竞合监视范围。即便混在高速缓存容量不同的CPU单元，也能够提高高速缓存容量多的CPU单元的处理能力。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及信息处理系统以及系统控制器。
技术介绍
并行处理有效地提高了信息处理系统的处理速度。在并行处理系统中，多个运算处理装置(CPU :Central Processing Unit :中央处理器)分担处理。另外，为了使CPU的处理速度提高，在CPU和主存储装置之间设置高速缓冲存储器(Cache Memory) 0高速缓冲存储器由复制并保持存储于主存储装置的数据内的、CPU将要访问的数据、其地址、状态等的高速小容量的存储器构成。高速缓冲存储器代替CPU本来应该访问的主存储装置来输入 输出数据。由于高速缓冲存储器自动地进行数据保存、主存储装置的代替动作，所以CPU的程序无需意识到高速缓冲存储器。近年来，由于LSI (Large Scale Integrated :大规模集成电路)元件的集成化的提高、请求速度的上升，高速缓冲存储器被设置在CPU芯片内。另外,在并行处理系统内，在SMP(Symmetric Multiprocessing :对称多处理)系统中，进行一个CPU检索其他CPU的高速缓冲存储器的登记内容的探听(Snoop)。为了防止因该探听而引起的CPU间的高速缓冲存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：金野雄次，村上浩，
申请(专利权)人：富士通株式会社，
类型：
国别省市：