一种并行解速率匹配的方法及装置制造方法及图纸

本发明专利技术公开了一种并行解速率匹配的生成方法及装置，方法步骤如下：根据传输块大小、最大码块大小和校验比特数目计算码块分段后的码块个数，并确定码块分段的具体方式和每段长度Kr；根据传输块可用的比特总数目确定每个编码块的速率匹配输出序列长度Er；将具有相同Kr和Er的若干个编码块数据整合成一个数据进行解速率匹配操作；根据Kr和Er判断进行解重复操作或解打孔操作；根据传输的冗余版本数确定初始比特所对应的子块矩阵及列序号，并将输入数据有序的输入到系统比特矩阵和校验比特矩阵中，进行子块解交织操作。本发明专利技术能够提高解速率匹配的处理速度，降低处理时延。

【技术实现步骤摘要】
本专利技术及通信
，特别是涉及一种并行解速率匹配的方法及装置。
技术介绍
在通信协议中，发送端的基带处理有详尽得技术方案，如Turbo编码实现、发送端速率匹配的实现等。而在接收端，协议并未对基带处理有明确的技术方案。对于接收端的基带处理而言，实现的一种重点是加快接收端基带处理的速度，减少系统的时延，降低系统的复杂度，其中解速率匹配的处理速度是实现接收端系统简单、快速处理的一个关键。速率匹配的作用是调整信道编码器输出的码率，使速率匹配模块输出的比特数与系统分配的物理资源所能承载的比特数相符合。速率匹配的输入数据流是经过Turbo编码后得到的系统位、第一校验位、第二校验位数据。速率匹配的处理过程一般包括子块交织、 比特收集、比特选择和修剪三个过程。其中，子块交织操作的目的在于将传输过程中的连续错误分散化，提高译码的纠错能力。解速率匹配是速率匹配的逆过程，解速率匹配输入的数据为解调、解扰、信道解交织后的软比特数据。解速率匹配的过程一般包括解比特选择和修剪、解比特收集、子块解交织三个过程。为了加快解速率匹配的处理速度，减少系统时延，现有的方法主要有以下三种在解重复或解打孔操作之前不将码块分割和子块交织时添加的虚假比特插入到接收比特中，而是直接对接收数据进行解重复或解打孔操作，然后进行解比特收集和子块解交织。此方法减少了虚假比特数据的搬运过程，降低了部分处理时间，提高了处理效率。将解速率匹配和子块解交织过程相结合，联合简化其间所需的循环缓存器，从而减少对缓存器的读写，简化解速率匹配过程，减少处理时延。对输入数据流进行分流，将分流后形成的多路数据流进行多路并行输出，再对多路并行输出的数据流进行哑元恢复处理及子块解交织处理，以实现子块并行解交织，提高解速率匹配的处理速度。分析上面三种方法，虽然都有不同程度的提高解速率匹配的处理速度，减少系统的时延，但由于都是按编码块串行处理数据，在多个编码块的情况下，对解速率匹配处理速度的提闻都相对有限。
技术实现思路
本专利技术的目的在于提供一种并行解速率匹配的方法及装置，能够提高解速率匹配的处理速度，降低时延。本专利技术提的目的是这样实现的一种并行解速率匹配的方法，包括以下步骤a)根据传输块大小TBS、最大码块大小Z和校验比特数目L计算码块分段后的码块个数c，c =「l|^];其中，「I表示向上取整；根据计算所得的码块个数C确定码块分段的具体方式和每段长度&，其中r为码块序号第一个分段的长度K.等于满足CK^ B'的最小K值，其中 B' = TBS+L+CXL，并且本文档来自技高网...

【技术保护点】
一种并行解速率匹配的方法，其特征在于，包括以下步骤：a）根据传输块大小TBS、最大码块大小Z和校验比特数目L计算码块分段后的码块个数C，其中，表示向上取整；根据计算所得的码块个数C确定码块分段的具体方式和每段长度Kr，其中r为码块序号：第一个分段的长度K+等于满足CK≥B′的最小K值，其中B′＝TBS+L+C×L，并且K=32+8×i,1≤i≤60-448+16×i,61≤i≤92-1920+32×i,93≤i≤124-5888+64×i,125≤i≤188;第二个分段的长度K？等于满足K＜K+的最大K值，并且K=32+8×i,1≤i≤60-448+16×i,61≤i≤92-1920+32×i,93≤i≤124-5888+64×i,125≤i≤188;长度为K？的码块个数其中ΔK＝K+？K？，表示向下取整；长度为K+的码块个数C+＝C？C？；对于r＝0～C？1，如果r＜C？，Kr＝K？；否则，Kr＝K+；b）、根据一个传输块可用的比特总数目G确定第r个编码块的速率匹配输出序列长度Er；令G′＝G/(NL×Qm)；其中，对于QPSK(Quaternary？Phase？Shift？Keying)，Qm＝2，对于16QAM(Quadrature？Amplitude？Modulation)，Qm＝4，对于64QAM(Quadrature？Amplitude？Modulation)，Qm＝6；当传输块映射到一个传输层时，NL＝1，当传输块映射到两个或者四个传输层时，NL＝2；令γ＝G′modC，其中C为码块个数,mod表示求余；若r≤C？γ？1，则否则，c）、将具有相同Kr和Er的若干个编码块数据进行合路处理，整合成一个数据进行解速率匹配操作：若码块分段中添加的虚假比特个数F不等于0，其中F＝C+×K++C？×K？？B′，则将第0个编码块单独成一路数据，将其余的具有相同Kr和Er的编码块的输入数据合成一路数据，使多路数据并行解速率匹配；d）、根据Kr和Er判断进行解重复操作或者解打孔操作：若3×(Kr+4)＞Er，则对数据进行解打孔操作；若3×(Kr+4)≤Er，则对数据进行解重复操作；e）、根据传输的冗余版本数确定初始比特所对应的子块矩阵及列序号，并将输入数据有序的输入到系统比特矩阵S和校验比特矩阵P1、P2中，进行子块解交织操作：若初始比特所对应的子块矩阵是系统比特矩阵S，则先将输入数据连续输入到系统比特矩阵S中，随后将数据间隔输入到校验比特矩阵P1和P2中；若初始比特所对应的子块矩阵是校验比特矩阵P1和P2，则先间隔将数据输入到校验比特矩阵P1和P2中，随后将数据连续输入到系统比特矩阵S中。FDA0000226031921.jpg,FDA0000226031922.jpg,FDA0000226031925.jpg,FDA0000226031926.jpg,FDA0000226031927.jpg,FDA0000226031928.jpg...

【技术特征摘要】
1.一种并行解速率匹配的方法，其特征在于，包括以下步骤 a)根据传输块大小TBS、最大码块大小Z和校验比特数目L计算码块分段后的码块个数C，C =「^^1其中，「I表示向上取整； 根据计算所得的码块个数C确定码块分段的具体方式和每段长度&，其中r为码块序号 第一个分段的长度K.等于满足CK彡B'的最小K值，其中B' = TBS+L+CXL，并且 32+8X/J <i < 60-448+16x/ 61<i<92K — J.~ |-1920+32x/393<i<124 r5888+64x/ 125<i<188 ^2+8x/ l<i<60 -448+16x/561 <i<92 第二个分段的长度K_等于满足1(<1(+的最大K值，并且足=ιη0Π^0; -1920+32χ/ 93 < I <124 -5888+64x/ 125<i<188丨CxK -B丨 长度为Κ_的码块个数c— = L~-——」;其中Λκ = κ+-κ_，I I表示向下取整；L」 长度为K+的码块个数c+ = c-c_ ；对于 r = O C-1，如果 r < C_，Kr = K_ ;否则，Kr = Κ+ ； b)、根据一个传输块可用的比特总数目G确定第r个编码块的速率匹配输出序列长度Er ；令 G' =G/(NlXQi11);其中，对于 QPSK(Quaternary Phase Shift Keying)，Qm = 2，对于 16QAM(Quadrature Amplitude Modulation)，Qm = 4，对于64QAM(Quadrature AmplitudeModulation)，Qm = 6 ;当传输块映射到一个传输层时，Nl = 1，当传输块映射到两个或者四个传输层时，队=2 ; 令Y = G, mode，其中C为码块个数，mod表示求余； 若!■彡 Cl -I，则 ￡； = K X X L 吳」;否则,Er=NiXQm χΓ-^ ;CC C)、将具有相同&和民的若干个编码块数据进行合路处理，整合成一个数据进行解速率匹配操作 若码块分段中添加的虚假比特个数F不等于0，其中F = C+XK++C_XK_-B/，则将第O个编码块单独成一路数据，将其余的具有相同&和民的编码块的输入数据合成一路数据，使多路数据并行解速率匹配； d)、根据&和民判断进行解重复操作或者解打孔操作 若3 X (Kr+4) > Er，则对数据进行解打孔操作； 若3 X (Kr+4)(民，则对数据进行解重复操作； e)、根据传输的冗余版本数确定初始比特所对应的子块矩阵及列序号，并将输入数据...

【专利技术属性】
技术研发人员：李琪林，张嘉岷，肖杰，苗长胜，白泰，
申请(专利权)人：四川电力科学研究院，国家电网公司，
类型：发明
国别省市：