【技术实现步骤摘要】
本专利技术涉及通信领域，具体涉及一种FPGA(Filed Programmable Gate Array)的多通道I2C (Inter-Integrated Circuit)控制器，特别是使用FPGA实现多个I2C控制器高效传输数据。
技术介绍
I2C控制总线作为最成熟的总线标准之一，它是同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通信速率较高的特点，在工业控制领域得到广泛的应用。现有技术中，在I2C控制总线上，每个连接在总线上的I2C控制器都可以发起数据传输，经过冲突检测和仲裁防止数据被破坏。当连接在总线上的器件过多时，出现冲突的概率就会升高，器件获取总线仲裁的延时就相应增加，不利于实时性要求较高的情况。
技术实现思路
本专利技术的目的在于针对高效低延时的数据传输需求，提供一种基于FPGA的多通道I2C控制器。一种基于FPGA的多通道I2C控制器，包括CPU接口、缓冲区间、仲裁器和I2C控制器，所述缓冲区间包括发送缓冲区间和接收缓冲区间，所述仲裁器包括写状态机和读状态机，所述仲裁器用于对I2C控制器的请求信号进行仲裁，所述缓冲区间用于对I...
【技术保护点】
一种基于FPGA的多通道I2C控制器，其特征在于，包括CPU接口、缓冲区间、仲裁器和I2C控制器，所述缓冲区间包括发送缓冲区间和接收缓冲区间，所述仲裁器包括写状态机和读状态机，所述仲裁器用于对I2C控制器的请求信号进行仲裁，所述缓冲区间用于对I2C控制器写入/读取和CPU写入/读取的数据进行缓冲，所述缓冲区间包括用于数据读取/写入计数的指针管理器。
【技术特征摘要】
1.一种基于FPGA的多通道I2C控制器，其特征在于，包括CPU接口、缓冲区间、仲裁器和I2C控制器，所述缓冲区间包括发送缓冲区间和接收缓冲区间，所述仲裁器包括写状态机和读状态机，所述仲裁器用于对I2C控制器的请求信号进行仲裁，所述缓冲区间用于对I2C控制器写入/读取和CPU写入/读取的数据进行缓冲，所述缓冲区间包括用于数据读取/写入计数的指针管理器。2.根据权利要求I所述的基于FPGA的多通道I2C控制器，其特征在于，还包括CPU总线，外部CPU通过所述CPU总线访问所述多通道I2C控制器的控制寄存器和状态寄存器。3.根据权利要求2所述的基于FPGA的多通道I2C控制器，其特征在于，所述多通道I2C控制器具有共用的发送缓冲区间和接收缓冲区间，所述发送缓冲区间和接收缓冲区间由双端口随机存取器实现，依靠端口仲裁器实现所述多个I2C控制器读写缓冲区间并行操作，缓冲区间的指针由特定的模块进行管理。4.根据权利要求3所述的基于FPGA的多通道I2C控制器，其特征在于，所述指针管理器包括指针寄存器，在外部CPU读取缓冲区间数据时，所述指针寄存器减I，在外部CPU写入数据时，所述指针寄存器加I。5.根据权利要求4所述的基于FPGA的多通道I2C控制器，其特征在于，所述...
【专利技术属性】
技术研发人员：高胜，刘增华，
申请(专利权)人：深圳市邦彦信息技术有限公司，
类型：发明
国别省市：
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