具有固定的底部填充的电路板制造技术

公开了各种电路板和利用该电路板的制造方法。一方面，提供一种制造方法，其包括在电路板（20）的面（17）上施加焊接掩膜（90）和在焊接掩膜（90）中形成至少一个通向所述面（17）的开口（105）。将底部填充（25）定位在阻焊膜（90）上以使其中的一部分（100）突入至少一个开口（105）中。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及半导体工艺,尤其涉及半导体芯片焊料凸块焊盘(solder bumppads)和制造所述焊盘的方法。
技术介绍
倒装芯片(flip-chip)安装方案已被使用了几十年,用以安装半导体芯片到电路板上，诸如半导体芯片封装基底。在许多传统倒装芯片改变的方案中，在半导体芯片的输入/输出(I/O)位置和相应的电路板的I/O位置之间建立了多个焊接节点。在一个传统工艺中，焊料凸块金相地结合到给定的I/O位置或者该半导体芯片的焊盘上和所谓的预焊料金相地结合到该电路板的相应的I/O位置。随后焊料凸块和预焊料达到接近并承受热处理，该热处理重熔(reflow)焊料凸块和该预焊料中的一个或者两个以确定所需焊接点。 倒装芯片焊接点可受到来自各种来源的机械应力，诸如热膨胀系数(CTE)不匹配、延展性差异和电路板翘曲。这些应力会使上述的传统的焊接点受到弯曲力矩。该影响在某种程度上是定向的，其中应力在接近芯片边缘和角落趋向最大且随着靠近芯片中心而减少。为了减缓CTE不匹配的影响，底部填充材料通常定位在芯片和下伏封装基底之间，尤其定位在芯片和封装基底上的阻焊层之间。与焊接点相似，就连底部填充也可受到弯曲力矩。当足够严重时或者当底部填充到阻焊层的结合部分地变弱时，会发生分层(delamination)。底部填充分层会导致在焊接点中形成开裂并最终导致器件失效。传统的设计依赖在焊接掩膜的相对光滑的表面和底部填充之间粘结结合的强度。应力可能会超过该结合。另一种传统的设计利用等离子体蚀刻工艺使焊接掩膜的上表面变粗糙以增强该粘结结合。该粗糙度通常仅透入少于一微米。还有另外一种技术基于在底部填充沉积之前进行焊接掩膜的额外的清洁。在最后一个技术中，粘结结合到光滑的表面也是所述目的。本专利技术旨在直接克服或减少一个或多个前述缺点的影响。
技术实现思路
依照本专利技术的实施例的一个方面，提供一种制造方法，其包括在电路板的面上施加焊接掩膜和在该焊接掩膜中形成至少一个通向所述面上的开口。在该焊接掩膜上定位底部填充以便其中的部分突进至少一个开口中。依照本专利技术的实施例的另一方面，提供一种耦接半导体芯片到电路板的方法，其包括在电路板的面上施加焊接掩膜和在焊接掩膜中形成多个通向所述面上的开口。使所述半导体芯片耦接到所述电路板的所述面以留出空隙。使底部填充位于所述空隙上以便其中的部分突进每个所述开口中。依照本专利技术的实施例的另一方面，提供一种装置，其包括包含面的电路板。焊接掩膜位于所述面上并且包括至少一个通向该面的开口。底部填充位于焊接掩膜上和包括突进所述至少一个开口中的部分。附图说明通过阅读下面的详细说明以及参照附图，本专利技术的前述优点以及其他优点将变得显而易见，在附图中图I是半导体芯片器件的示例性实施例的示意图，该半导体芯片器件包括安装在电路板上的半导体芯片；图2是图I在截面2-2上的截面图；图3是图2的部分的放大图； 图4是在截面4-4上的图3的部分的截面图；图5是与图4类似的剖视图，但是其描绘了替代的示例性的焊接掩膜和底部填充构型；图6是描绘了位于示例性焊接掩膜上的示例性非接触掩膜的截面图；图7是与图6类似的截面图，但是描绘了焊接掩膜的光刻曝光过程；图8是与图7类似的截面图，但是描绘了焊接掩膜的显影以在其中产生选择性开n ；图9是与图8类似的截面图，但是描绘了在焊接掩膜上焊料结构的安置；图10是与图9类似的截面图，但是描绘了底部填充的安置；以及图11是与图4类似的截面图，但是以较小的放大率描绘的。具体实施例方式本文描述了诸如半导体芯片封装基底之类的印制电路板的各个实施例。一个示例包括焊接掩膜，其被图形化具有一个或者多个通向电路板的面上的开口。位于该焊接掩膜上的底部填充包括突入开口的部分并形成机械接点以增强强度并抑制底部填充分层。现在将对额外的细节进行说明。在下文所述的附图中，当相同的元件出现在多于一个的图中时，附图标识一般就重复。现在转到附图，尤其转到图1，其中示出了示例性的常规半导体芯片器件10的示意图，其包括安装到电路板20的面17上的半导体芯片15。底部填充材料层25位于半导体芯片15和电路板20之间。半导体芯片15可为用在电子中的任何的各式各样的不同类型的电路组件，诸如，例如微处理器，图形处理器、微处理器/图形处理器组合、特定集成电路应用，存储器等等，且可为单核或多核或者额外晶粒(dice)堆叠。半导体芯片15可由体型半导体(bulk semiconductor)构成,诸如娃或锗,或者绝缘体上半导体材料,诸如绝缘体上娃材料。半导体芯片15可倒装地安装到电路板20上并通过焊接点或其他结构电连接到其上(在图I中是不可见的但在接下的附图中所示)。电路板20可为半导体芯片封装基底、电路卡、或实际上任何类型的印刷电路板。尽管单片结构可用于电路板20，更为典型的配置将利用增层(build-up)设计。在这方面，电路板20可由其上形成有一个或者多个增层以及其下形成有额外的一个或者多个增层的中央核心组成。该核心自身由一个或者多个层的堆叠组成。这样构型的一个示例可称为所谓的2-2-2构型，其中单层核心叠夹在两组的两个增层之间。当执行作为半导体芯片封装基底，电路板20中的层数可从四变化到十六或者更多，尽管也可利用少于四层。也可利用所谓的“无核”设计。电路板20的层可由绝缘材料组成，该绝缘材料诸如加入金属互连的各种公知的环氧树脂(epoxies)。除了使用增层还可使用多重层的构型。可选地，电路板20可由公知的陶瓷或者适于封装基底或者其他印刷电路板的其他材料组成。半导体芯片器件10的额外的细节将结合图2描述，图2为图I在截面2-2方向上的截面图。在转到图2之前，知道截面所示的封装10的局部的确切位置是有帮助的。注意到截面2-2穿过包括边界30的半导体芯片15的小部分。了解这些背景，现在将注意力转到图2。在电路板20上提供具有多个导体轨迹(trace)和通孔以及其他结构以在半导体芯片15和其他未示出的电路装置之间提供能量，接地位和信号传输。为了促进这些传输，封装板20提供所示球栅阵列33形式的输入/输出，或者插针栅阵列，网格栅阵列或其他类型的互连体系。如上所述，半导体芯片15可配置为体型半导体或者绝缘体上硅构造。在该解说性的实施例中，半导体芯片15执行为包括体型半导体层35和半导体器件层40的体型半导体。半导体器件层40包括为半导体芯片15提供功能的多种电路，并且通常包括多个金 属化和/或方便传输到半导体芯片15或者从半导体芯片15中传输出功率接地和信号的其他类型的导体层。介电叠夹层(laminate layer) 45形成在半导体器件层40上,且可由多层绝缘材料组成，在示例性实施例中，介电堆叠可由例如替代二氧化硅和氮化硅层组成。然而，这些或其它绝缘材料之一的单片结构可用于叠层的替代。半导体芯片可倒装地安装到电路板20的面17上以留出空隙47且通过多个焊料结构或者焊接点的方式电气连接到该面，该焊料结构的其中两个是可见的并分别标识为50和55。由于截面2-2的定位，仅有部分的焊接点55是可见的。对焊接点50的以下的描述也是对其他焊接点的例解。焊接点50包括焊料结构或者凸块60，其金相地结合到另外的有时称为预焊料的焊料结构65。焊料凸块60和预焊料65通过焊接回流工艺金本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：罗登·托帕西欧，
申请(专利权)人：ATI科技无限责任公司，
类型：
国别省市：