一种金属间介质层的制备方法技术

本发明专利技术提供一种金属间介质（IMD）层的制备方法，属于半导体芯片的后端制备工艺技术领域。该制备方法主要包括以下步骤：（1）提供已构图形成互连线的半导体芯片后端结构；（2）化学气相沉积生长掺氟的硅玻璃层；以及（3）化学气相沉积生长未掺杂的硅玻璃层。该方法具有可以避免IMD层形成空洞、成本低的特点。

【技术实现步骤摘要】

本专利技术属于半导体芯片的后端制备工艺
，涉及一种避免产生空洞(Void)的金属间介质(Inter-Metal Dielectric, IMD)层的制备方法。
技术介绍
随着集成电路制备工艺技术的不断发展，客户对芯片的集成度的要求不断提高，集成电路芯片的尺寸也在不断按照摩尔定律减小。其中，在集成电路芯片的后端结构中，互连线(例如铝互连线)的线宽也不断减小，同时，互连线之间的距离也不断减小。通常地，集成电路芯片的后端结构中的MD层是用来填充互连线之间的间隙的。因此，在互连线被构图刻蚀形成以后，随着互连线之间的间距减小，在生长MD层时，容易在互连线之间形成空洞。图I示意在铝互连线之间生长形成MD层的结构示意图。在图I中，部分地示出了半导体芯片的后端结构，其中，11为层间介质(Inter-Layer Dielectric, ILD)层,在ILD层11中可以形成连接不同层铝互连线的通孔(例如钨栓塞)，铝互连线121和122构图形成于ILD层11之上，铝互连线121可以通过通孔或者栓塞等与其上一层或下一层的互连线连接。因此相邻的铝互连线121和122之间会形成类似于沟槽形状的空间。在MD薄膜生长的过程中，如图I中示意，MD层中是否形成空洞主要受以下参数影响 深宽比互连线的高度h与相邻互连线之间的间距w之间的比值(即h/w)； 侧壁台阶覆盖互连线壁上最薄薄膜厚度b与互连线顶端薄膜厚度a之间的比值(SPb/a)； 底部台阶覆盖互连线之间的薄膜的厚度d与互连线顶端薄膜厚度a之间的比值(SPd/a)；共形性互连线壁上最薄薄膜厚度b与互连线壁上最厚薄膜厚度c之间的比值(即b/c)； 悬突互连线壁上薄膜厚度差(c-b)与互连线壁上最薄薄膜厚度b之间的比值(gp(c-b) /b)。其中，深宽比越大、侦彳壁台阶覆盖越差卿b/a越小)、底部台阶覆盖越差卿d/a越小)、共形性越差(即b/c越小)、悬突越大(B卩(c-b)/b越大)时，越容易在MD中的相邻铝互连线之间形成空洞。图2所示为现有技术中在IMD层中形成空洞的结构示意图。如图2所示,在不断沉积MD薄膜的过程中，图I所示的悬突部分123会随着薄膜的生长而不断变大而闭合，从而形成空洞90，该空洞会严重影响芯片的可靠性。随着互连线之间的间距减小，越来越容易在MD层中产生空洞。有鉴于此，有必要提出一种新型的ηω层的制备方法
技术实现思路
本专利技术要解决的技术问题是，避免集成电路芯片的后端结构中的MD层中形成空洞。为解决以上技术问题，本专利技术提供ー种金属间介质层的制备方法，其包括以下步骤(1)提供已构图形成互连线的半导体芯片后端结构；(2)化学气相沉积生长掺氟的硅玻 璃层；以及(3)化学气相沉积生长未掺杂的娃玻璃层。较佳地，所述掺氟的硅玻璃层通过高密度等离子体化学气相沉积生长形成。在一实施例中，在步骤(2)之前，还包括步骤(Ia)沉积互连线保护层。 较佳地，所述互连线保护层为富硅氧化物薄膜层。较佳地，所述未掺杂的硅玻璃层通过高密度等离子体化学气相沉积生长形成。较佳地，所述富硅氧化物薄膜层的厚度范围为200-1000埃；所述掺氟的硅玻璃层的厚度范围为8000-15000埃；所述未掺杂的硅玻璃层的厚度范围为4000-6000埃。按照本专利技术提供的金属间介质层的制备方法，其中，相邻所述互连线之间形成的沟槽的深宽比的范围可以为2-2. 9。具体地，所述互连线可以为铝互连线。具体地，金属间介质层的制备方法还包括步骤(4)化学机械抛光形成所述金属间介质层。本专利技术的技术效果是，金属间介质层通过先生长FSG层、再生长USG层两次沉积的方法形成，利用了 FSG层的填充性能好、保行性好的优点来避免形成孔洞的问题，并且USG层可以阻挡FSG层中的氟向其相邻层中扩散，不需要另外沉积用于阻挡FSG层的氟扩散的TEOS层，从而可以降低MD层的制备成本。附图说明从结合附图的以下详细说明中，将会使本专利技术的上述和其它目的及优点更加完全清楚，其中，相同或相似的要素采用相同的标号表示。图I是在铝互连线之间生长形成MD层的结构示意图。图2是现有技术中在MD层中形成空洞的结构示意图。图3是按照本专利技术提供的IMD制备方法实施例流程示意图。图4至图8示意性地说明了按照图3所示方法流程制备IMD层的结构变化示意图。具体实施例方式下面介绍的是本专利技术的多个可能实施例中的ー些，g在提供对本专利技术的基本了解。并不g在确认本专利技术的关键或决定性的要素或限定所要保护的范围。容易理解，根据本专利技术的技术方案，在不变更本专利技术的实质精神下，本领域的一般技术人员可以提出可相互替换的其它实现方式。因此，以下具体实施方式以及附图仅是对本专利技术的技术方案的示例性说明，而不应当视为本专利技术的全部或者视为对本专利技术技术方案的限定或限制。在附图中，为了清楚起见，夸大了层和区域的厚度，并且，由于刻蚀引起的圆润等形状特征未在附图中示意。在本专利技术中，IMD层主要通过掺氟的娃玻璃(Fluorinated Silicate Glass, FSG)和未惨杂的娃玻璃(Undoped Silicate Glass, USG)形成。图3所示为按照本专利技术提供的IMD制备方法实施例流程示意图。在该实施例中，以制备形成铝互连线之间的MD层为例进行说明。其中，图4至图8示意性地说明了按照图3所示方法流程制备IMD层的结构变化示意图。以下结合图3至图8详细说明该实施例IMD层制备方法。首先，步骤S31，提供已构图形成铝互连线的半导体芯片后端结构。参阅图4，铝互连线121和122被刻蚀构图形成于ILD层11上，铝互连线在半导体芯片后端结构中的所处的金属层数不是限制性的。MD层将形成于铝互连线之间，因此， 需要填充两相邻的铝互连线121和122之间的沟槽。铝互连线121和122之间的沟槽的深宽比越大，越容易在其中形成空洞。在该实施例中，铝互连线121和122之间的沟槽的深宽比介于2-2. 9的范围内，因此，需要通过以下方法过程形成MD来避免在沟槽范围内形成空洞。需要说明的是，图3所示的方法过程不仅适用于铝互连后端结构的MD层的制备，任何互连线先构图形成互连线然后再沉积MD层的情形，均可以应用图3所示的方法来制备MD层，从而避免在相邻互连线之间的区域形成空洞。进一步，步骤S32,沉积富娃氧化物(Silicon Rich Oxide, SR0)薄膜层。参阅图5，首先沉积一层SRO薄膜层25覆盖铝互连线121和122的表面，SRO薄膜层 25 可以用作其后 HDPCVD (High-Density Plasma Chemical Vapor Deposition,高密度等离子体化学气相沉积)生长过程的保护层，从而可以在HDPCVD生长过程中防止等离子体对金属层(例如铝互连线121和122)造成损伤。SRO薄膜层25由于用作互连线保护层，因此，其厚度可以设置相对较薄，例如，其厚度范围可以为200至1000埃。需要说明的是，用作互连线保护层的具体薄膜类型不受本专利技术实施例限制，其还可以为SRO之外的其它具体基本相同性能的薄膜。进一步，步骤S33，HDPCVD 生长 FSG 层。参阅图6，在SRO薄膜层25上沉积FSG层26，在该实施例中，优选地采用HDPCVD生长方式来沉积FSG层，这是由于HDPCV本文档来自技高网...

【技术保护点】
一种金属间介质层的制备方法，其特征在于，包括以下步骤：（1）提供已构图形成互连线的半导体芯片后端结构；（2）化学气相沉积生长掺氟的硅玻璃层；以及（3）化学气相沉积生长未掺杂的硅玻璃层。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈美丽，王乐，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：