本发明专利技术提供了一种包括具有小于或等于65nm的宽度的窄的栅极叠层的集成电路，该栅极叠层包括含有在硅化物中远离硅化物的顶表面的且朝着由在栅极导体的侧壁上的间隔件的下拉高度所界定的下部的区域内偏析的Pt的硅化物区。在一种优选的实施例中，间隔件在硅化物形成之前被下拉。硅化物首先通过在250℃~450℃的温度下的形成退火来形成。随后是，在450℃～550℃的温度下的偏析退火。Pt沿着硅化物层的垂直长度的分布在偏析区内具有峰值Pt浓度，以及Pt偏析区在峰值Pt浓度的一半处的宽度比在硅化物层的顶表面与下拉间隔件高度之间的距离的50%小。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般地涉及集成电路的制造，并且特别地涉及前段工艺(Front-End ofthe Line)(FEOL)处理，以及更特别地涉及用于在具有窄的栅极长度的场效应晶体管(FET)中制造硅化物的方法及结构。
技术介绍
在CMOS (互补金属-氧化物半导体)器件(例如，FET (场效应晶体管))的制造中，将硅化物用作触头材料是熟知的。硅化物给FET源极区/漏极区以及栅极导体提供了具有相对低的薄层电阻的材料，其中相对低的薄层电阻还会导致相对低的接触电阻。低的薄层电阻使得在硅化物内获得了良好的电流流动，而低的接触电阻允许了与用来连接布线层的触头(例如，钨插塞)的良好的电连接。典型的硅化物材料是NiSi。同样已知的是，合金元素(例如，Pt)可以被用来提高硅化物在后续的处理期间的热稳定性。但是，合金材料(例如，Pt)会增加硅化物的薄层电阻，并因此同样增加接触电阻。例如，考虑形成CMOS器件的常规方法。图I示出了在处理的中间阶段的典型的CMOS FET0晶片100包括半导体衬底110，例如，Si、SiGe、绝缘体上硅(SOI)等。浅沟槽隔离(STI)区145被形成。栅极叠层125形成于衬底110之上，包括形成于栅极电介质115之上的栅极导体120，例如，多晶硅栅极导体。栅极叠层的侧壁由电介质间隔件140所覆盖。源极区/漏极区130形成于与栅极叠层125相邻的衬底内。参照图2，金属薄层150沉积于晶片100的表面之上。例如，该金属薄层可以是适用于与下层的衬底110和栅极导体120内的半导体材料形成硅化物的金属。在本例中，可以使用NihPtx (X是合金百分比)，其中包含Pt以提供热稳定性。然后，晶片在例如250°C 450°C的温度下退火。Ni^Ptx将与在栅极导体120和衬底源极区/漏极区130内的半导体(例如，Si)选择性地反应，以形成硅化物层155。NihPtx不会与电介质间隔件140或STI区145反应，从而硅化物层155是自对准的。该选择性的、自对准的娃化处理通常称为娃化工艺(salicide process)。所产生的结构示出于图3中。然后，通过例如选择性湿法蚀刻来去除未反应的Ni1Jtx金属，使Ni1Jtx硅化物155留在栅极导体120和源极区/漏极区130之上，如图4所示。但是，尤其是在具有窄的(即，小于大约65nm的)栅极尺寸的器件中，在NihPtx硅化物155的上部155’会倾向于发生Pt的偏析。这具有增加硅化物的薄层电阻的缺点。例如，10%的Pt将会使硅化物的薄层电阻增加大约50%。随着器件不断缩放为更小的尺寸，希望提供具有良好的热稳定性，同时还提供低的接触电阻和低的薄层电阻的硅化物。
技术实现思路
本专利技术提供了一种包括具有小于或等于65nm的宽度的窄的栅极叠层的集成电路，该栅极叠层包括硅化物区，该硅化物区含有在硅化物中远离硅 化物的顶表面的且朝着由在栅极导体的侧壁上的间隔件的下拉高度所界定的下部的区域内偏析的Pt。在一种优选的实施例中，间隔件在硅化物形成之前被下拉。硅化物首先通过在250°C 450°C的温度下的形成退火来形成。随后是，在450°C飞50°C的温度下的偏析退火。Pt沿着硅化物层的垂直长度的分布在偏析区内具有峰值Pt浓度，以及Pt偏析区在峰值Pt浓度的一半处的宽度比在硅化物层的顶表面与下拉间隔件高度之间的距离的50%小。本专利技术提供了用于制造半导体器件的方法，该方法包括以下步骤提供晶片，该晶片包含半导体衬底、形成于衬底之上的栅极叠层以及覆盖着栅极导体的侧壁而使栅极导体的顶表面保留为露出的电介质间隔件，该栅极叠层包括具有小于或等于65nm的宽度的半导体栅极导体；将电介质间隔件下拉至下拉间隔件高度；在晶片之上，至少在栅极导体的露出顶表面及其侧壁的上部之上形成金属薄层，该金属薄层包含镍和第二金属；执行形成退火使得金属薄层与栅极导体反应以形成单硅化物层；去除金属薄层的未反应部分；以及在去除了金属薄层的所述未反应部分之后，在比形成退火高的温度下执行偏析退火，使得第二金属的至少50%位于在所述单硅化物层的顶表面与所述下拉间隔件高度之间的所述单硅化物层的下半部分内的偏析区中。根据本专利技术的另一方面，第二金属选自包含Pt、Pd和Re的组。优选地，第二金属是Pt。根据本专利技术的又一方面，所述第二金属沿着所述单硅化物层的垂直长度的分布在所述偏析区内具有峰值浓度，以及所述偏析区在所述峰值浓度的一半处的宽度比在所述单硅化物层的所述顶表面与所述下列间隔件高度之间的距离的50%小。根据本专利技术的又一方面，形成退火在250°C 450°C的温度下执行。形成退火可以是两步退火。根据本专利技术的又一方面，偏析退火在450°C飞50°C的温度下执行。根据本专利技术的又一方面，本专利技术提供了一种集成电路器件，包括栅极叠层，包括具有65nm或更小的宽度的半导体栅极导体；在所述半导体栅极导体的侧壁上的电介质间隔件，具有在其中所述电介质间隔件的厚度为所述半导体栅极导体的宽度的至少1/10的高度处的下拉高度；以及所述半导体栅极导体材料与第一及第二金属的合金层，所述合金层布置于所述半导体栅极导体之上并且具有偏析区，该偏析区包含所述第二金属在所述合金层中的浓度的至少50%，并且位于所述合金层在所述合金层的顶表面与所述下拉高度之间的部分的下半部分内。根据以下关于本专利技术的详细描述，本专利技术的上述及其他特征和优点将是清楚的。附图说明参照示例性附图，其中相似的元件在这几个附图中按相似的方式编号，不一定按比例绘制，在附图中图1-4示出了在现有技术的用于形成FET器件的工艺期间的结构的截面图。图5-10示出了在根据本专利技术的方法的一种实施例期间的结构的截面图。图IlA示出了在形成退火之后的栅极叠层的TEM图像。图IlB示出了用于示出Pt组分随沿着图IlA中的栅极叠层的位置变化的绘图(plot)。图12A示出了根据本专利技术的在偏析退火之后的栅极叠层的TEM图像。图12B示出了 Pt组分随沿着成像于图12A内的栅极叠层的位置变化的绘图。 具体实施例方式根据本专利技术的方法和结构将硅化物设置于栅极导体之上，该硅化物具有热稳定性及低的接触电阻。图5示出了在处理的中间阶段的CMOS FET0晶片200包括半导体衬底210，例如，Si、SiGe、绝缘体上硅(SOI)等。浅沟槽隔离(STI)区245形成于衬底210内。栅极叠层225形成于衬底110之上，包括形成于栅极电介质215之上的半导体栅极导体220，例如，多晶硅栅极导体。栅极叠层225的侧壁由电介质间隔件240所覆盖。间隔件240应当具有为栅极导体220的宽度的至少大约1/10的厚度。例如，对于65nm的栅极宽度，间隔件240应当具有至少6. 5nm厚的厚度。源极区/漏极区230形成于衬底内，相邻于栅极叠层225。根据本专利技术，侧壁间隔件240被下拉(pull down)至近似的下拉高度345，以便使栅极导体220的上侧壁部分222露出，如图6所示。下拉间隔件240的下拉量d优选地使得间隔件的厚度为栅极导体220的宽度的至少大约1/10。露出的上侧壁部分222具有从间隔件240的顶部水平345 (例如，到间隔件的最小厚度为栅极导体220的宽度的大约1/10的水平)到栅极导体220的顶部的近似的高度d。下拉距离d本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A·S·奥兹坎，C·拉瓦伊，A·G·多曼尼库西，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：
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