本发明专利技术涉及处理器，该处理器包括处理元件，该处理元件并行执行指令，并且与被称为数据通信链路（DCL）的点到点通信链路连接在一起。该指令使用DCL来在它们之间传输数据。为了实现那些通信，它们指定它们从其获得它们的操作数的DCL和它们向其写入它们的结果的DCL。DCL允许指令同步它们的执行，并且明确地管理它们操纵的数据。通信是明确的，并且用于实现与长期变量的存储去耦的临时变量的存储。
【技术实现步骤摘要】
【国外来华专利技术】用于高效嵌入式同类多核平台的基于瓦片的处理器架构模型
技术介绍
嵌入式系统是专用于通常在实时限制下执行几个特定功能的较大系统的计算机系统部分。它们用于控制以及用于数据或信号处理。它们存在于许多应用领域中，所述许多应用领域除了别的之外是电信、汽车、工业控制、功率转换、军事、航空电子学、航天、家用电器和消费者电子产品。嵌入式系统的示例是蜂窝电话手机和基站、机载雷达、网络路由器、调制解调器、软件限定的无线电通信终端、发动机控制器、卫星飞行计 算机、GPS定位终端、机顶盒或数字相机。嵌入式系统通常因为它们的操作环境或可靠性要求而被高度限制。发动机控制、探油或军事应用可能具有严格的温度要求，而航空电子学和航天被暴露到辐射。蜂窝电话手机被电池使用时间限制，并且它们的基站被冷却限制。嵌入式应用是向最终用户提供功能的产品的一部分。通常通过路线图来限定那些功能，路线图通过在每次新产品生成时提供更多的功能或增大的生产量来驱动市场需求。在每次新生成时的这种功能增强导致在嵌入式平台上执行更复杂的程序，但是也导致在单个平台上要支持多种程序。新的标准要求更高的数据吞吐量，这意味着更大的计算能力，它们也使用高级算法以能够达到较高吞吐量要求。一个示例是使用用于低数据率发送的简单相移键控波形至复杂得多的、用于最高吞吐量的具有自适应信道能力的多输入多输出正交频分复用的电信标准演进。该高级应用和算法支持使得计算更复杂。事实上，利用在较早的标准中实现的简单图像和信号处理应用，仅在具有较少的指令但是很高的迭代计数和很简单的控制路径的小内核中执行所有的计算负荷。那些面向简单内核的算法允许容易地利用高级的并行计算，并且容易在专用硬件加速器中实现。利用新的高级和复杂的标准，控制部分变得重要，导致难以并行化顺序代码的重要部分。而且，可以甚至在高计算内核内存在复杂的控制路径，使得难以使用专用硬件来实现它们。另一个主要转移是向软件限定的应用，其中，标准不是完全被硬件实现方式限定，而是使用软件被动态地构成。最高级的一个是软件限定的无线电，其处理大量的电信标准。其旨在提供被允许动态地构成服务以实现定制功能的应用调用的标准软件接口。总之，支持未来的嵌入式应用要求支持具有较高的计算吞吐量的更复杂的功能。也要求高可编程能力来支持高级的功能和复杂的算法直到完全软件限定的应用，这全部在实时限制下。专用于主机嵌入式系统的嵌入式平台受它们的环境限制。它们不受硅芯片的计算能力限制，因为一平方厘米的硅表面可以已经包含台式多核处理器。嵌入式系统受它们的总的功耗严重地限制。事实上，它们的大多数被电池供电具有有限的电池容量，并且在每一个新的产品生成时有不佳的改进。对于不通过电池供电的系统，由系统功耗引起的热量导致在整合的环境中难以处理冷却问题。例如，对于蜂窝电话基站是这种情况，该蜂窝电话基站在被集成得接近天线的同时必须同时处理成千上万的通信，需要很密集的计算负荷。在象用于在汽车应用中的发动机控制的高温环境中，进一步限制了冷却能力。因为那些问题，功耗是未来嵌入式的计算平台必须处理的主要限制。用于嵌入式平台实现方式的硅技术也必须面对限制。在技术收缩的情况下，大约每18个月至两年，对于每一个新的技术节点，晶体管的数量加倍。与晶体管收缩一起的问题是，关于它们的功耗，仅存在有限的晶体管缩放。可以在高端FPGA平台中容易观察到，在每一个新的生成时提供双栅极资源并且在晶体管功耗上没有实质的减小，即使它们以相同的频率工作，引起在部件的功耗上的整体增大，这大大地限制了它们的使用。这种不佳的晶体管功耗降低在小于65nm的深次微米技术节点中甚至更差。在这个节点后，不能再依靠技术缩放来解决因为平台增强导致的功耗增大。而且，深次微米技术节点对于它们用作容易栅极计数提供者施加了另外的限制，因为在过去数十年是这样。那些限制是处理变化和泄漏。处理变化是因为制造事故，导致在单个部件上的晶体管的重要的电子特性变化。在平台级，这使得在整个芯片上跨越的单个宽同步设计在很低的保守频率下操作。泄漏提高了晶体管功耗，即使不使用它们。它们强行使用高阈值电压(Vth)，特别是在功率限制的嵌入式应用中。也尽可能多地减小电源电压(Vdd)，以便减小与Vdd平方成比例的动态功耗。在保持大大地缓和操作频率的高Vth的同时的Vdd的这种减小随着新的技术节点而增加。事实上，对于嵌入式的处理，从90nm的节点起,几乎未有助于任何频率改善。 应用对于高级可编程能力要求较高的计算吞吐量，同时技术仍然提供较高的晶体管计数，但是未显著地减小它们的功耗。它显然不匹配因为有限的功率预算而导致降低总的功耗的嵌入式限制。那些冲突的限制对于未来的嵌入式处理平台的影响导致下面的要求 高可编程性，用于使用复杂控制路径和软件限定的应用来支持复杂算法 高级并行性，用于用有限的操作频率来支持高计算需要 在每瓦特的操作上的高功率效率，用于在使用未来的技术节点的同时以有限的功率预算来支持高计算负荷。现有的手段当今用于满足嵌入式平台要求的主要手段是异质多核。在此，核心是可以是GPP(通用处理器)数字信号处理器和专用加速器的处理资源。多核用于提高整体并行执行，因为有限的频率不允许使用单个处理器核来支持完整的应用，即使是协处理器支持。异质通过使用域特定加速器来出现，以改善功率效率。总是在通过总线连接的加速器围绕的GPP周围建立平台。加速器大多数是限定功能的专用硬件实现方式，或者在特定算法域内具有有限的可配置能力。存在由该手段引起的四个主要问题，限制了其用于未来的嵌入式计算平台。第一个是存在许多域并且甚至在域内存在许多标准，导致很高的专用加速器计数。可以甚至根据吞吐量和实时限制在单个域内使用不同的加速器。对于异质多核的第二问题是它们是对于精确的一组应用设计的复杂平台。因此，难以有效地在现有平台上传送(port)新的应用，特别是对于更高级的标准而言。这导致使用功能组修改来进行频繁的重新设计，就像例如对于蜂窝电话手机平台那样。第三问题是对于随着加速器计数增加的硅面积。异质多核具有不佳的硅利用，因为同时真实使用它们的很少的几个。当编程那些异质平台时，产生第四和最后的问题。因为它们分组异质成分，所以它们需要成本大的人为介入，以在可用的资源上划分应用。而且，该划分是平台相关的，并且需要很精确以获得所有的资源能力的益处，而不引起在不适当的资源上执行任务的禁止性成本。这使得当平台改变时，需要在应用级开始向低的装配级再一次进行划分。平台相关的划分因此引起可再用性问题和成本开销。与异质多核一起，使用其他低功率技术。从架构的视点看的最重要的一个是基于岛的Vdd缩放。利用该手段，将芯片划分为可以在不同的Vdd和速度下操作的岛，以进一步最小化功耗。根据每一个岛的实时限制来动态地调整Vdd。在每一个瓦片中的可变速度在岛之间的通信网络中引入延迟问题。为了容许延迟，芯片的不同瓦片通过支持均步的时钟同步的FIFO (先入先出)通信链路而连接。基于岛的手段被预见为用于处理在大芯片中的处理变化的主要架构解决方案。当前的异质多核手段很难跟随标准要求和服务的快速增长。甚至使用异质多核解决方案当今实现的蜂窝电话手机平台必须面对那些限制，即使那些手机受益于允许摊消设计成本的很高的生产量。就像在专业电子应用中的情况那本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：菲利普·马内，贝特朗·卢梭，
申请(专利权)人：菲利普·马内，贝特朗·卢梭，
类型：发明
国别省市：
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