一种三维众核片上系统技术方案

本发明专利技术公开了一种三维众核片上系统，由一层处理核层即Core层和一层以上的Cache层组成，Cache层及处理核层层间采用3D叠片技术垂直互连；各处理核之间的通信和处理核与Cache层的通信采用不同的通道进行，Cache层所有Cache块构成处理核的同级Cache。每Cache层含有与处理核层处理核数相同的Cache块数，Cache层和处理核层中所有处于同一行的节点构成全互连结构，所有处于同一列的节点构成全互连结构，互连线分配到三维片上网络各Cache层中，处理核访问任一Cache块在5跳内完成。本发明专利技术有利于提高众核系统实时性，减小片上的平均通信延迟和功耗，提供了实现组织大容量Cache的条件。

【技术实现步骤摘要】

本专利技术涉及一种三维片上多核/众核系统，属于半导体芯片领域。
技术介绍
低时延和低开销众核片上网络是众核处理器的难点之一。核间片上网络互连技术对于整个芯片本身的性能和功耗发挥着尤为重要的作用，参见参考文献Shekhar Borkar.Thousand Core Chips—A Technology Perspective. Intel Corpj MicroprocessorTechnology Lab，JF2-04，2111 NE 25Ave, Hillsboro, OR 97124. 2007.，片上网络(NoCs)主要是釆用基于“跳”的包交换数据传递技术，不同核间通信时数据包需要对传递线路的竞争导致数据包传递有较长的时延。为了让片上网络(NoCs)能够提供低时延和高带宽的通信，很多的工作在优化片上网络(NoCs)层面展开，文献A. Kumar, L.-S. Pehj P. Kundujand N. K. Jha. Express Virtual Channels: Towards the Ideal InterconnectionFabric. Proc. of the 34th Int. Sym. on Comp. Arch.，pp. 150-161，2007.及]R. Mullins, A. West, and S. Moore. Low-Latency Virtual-ChanneI Routers forOn-Chip Networks. Proc. of the 31st Int. Sym. on Comp. Arch.，pp. 188—197，2004.提出了快速路由，参考文献 U. Y. 0. and R. Marculescu. It’s a Small WorldAfter All: NoC Performance Optimization via Long-Range Link Insertion. IEEETrans, on VLSI Sys.，14 (7) : 693-706，July 2006.及 J. Kim，J. Balfour, and W. J.Dally. Flatterned Butterfly Topology for On-Chip Networks. Proc. of the 40thInt. Sym. on Microarchitecture, pp. 172-182，2007.提出了新的网络拓扑。最近出现的3D叠片封装技术(3D Stack)具有路由器间的互连线长度短，延迟低，系统整体性能高，因此成为了研究的热点，但大多也是从路由、拓扑结构和带宽等方面优化片上网络来提高通信速度和降低时延参考文献J. Kim，C. Nicopoulosj D. Park, R. Dasj Y.Xiej V. Narayanan, M. S. Yousifj and C. Das. A Novel Dimensionally-DecomposedRouter for On-Chip Communication in 3D Architecture. Proc. of the 34th Int.Sym. on Comp. Arch.，pp. 4-15, 2007.提出了一种依靠降低垂直“跳”数的有效路由器，参考文献 D. Park, S. Eachempatij R. Dasj A. K. Mishraj Y. Xiej V. Narayanan, C.Das. MIRA: A Multi-Layered On-Chip Interconnect Router Architecture. Proc. ofthe 35th Int. Sym. on Comp. Arch. , pp. 251-261，2008.提出了一种通过多层 3D 叠片技术降低功耗的路由器，参考文献Yi，X.，D. Yuj Z. Boj et al. A low-radix andlow-diameter 3D interconnection network design. in International Symposiumon High Performance Computer Architecture (HPCA)，2009，p. 30-42.提出了一种低直径低时延的3D片上网络(NoCs)拓扑结构。计算机系统在实际执行程序时，一方面需要传输大批量的运算数据，另一方面需 要传输线程间同步控制信息及一些硬件控制交互信息，前者数据量较大，但实时性不强；后者数据量较小，但是实时性要求较高。即使是在传统计算机系统中，系统总线也是由独立的地址总线、控制总线和数据总线三个独立部分组成，互不干扰；但是在片上网络(NoCs)中，所有数据、控制信号等的传输都得以“数据包”的形式竞争网络链路来传输。上面所提方案在模拟测试中虽然具有较好的测试结果，但在实际应用中由于这两类信息占用同一通路混合传输导致计算机性能存在致命缺陷实时性要求强的控制信息往往被大量运算数据阻塞传输通路，导致了应用程序运行过程中很大的时 延，同时数据包竞争链路造成较大的功耗开销，从而影响了众核系统的整体性能。
技术实现思路
本专利技术的目的在于克服现有技术的缺点和不足，提供一种对不同类型的数据采用不同的传输通道的新型众核片上系统，本专利技术能够提供大容量Cache、且各处理核访问任一 Cache块能在5跳内完成。本专利技术所述三维众核片上系统由一层处理核层即Core层和一层以上的Cache层组成，Cache层及处理核层层间采用3D叠片技术垂直互连；各处理核之间的通信和处理核与Cache层的Cache块通信采用不同的通道进行。本专利技术对于处理核来说，Cache层的所有Cache块构成同级Cache。本专利技术每Cache层含有与处理核层处理核数相同的Cache块数,Cache层和处理核层中所有处于同一行的节点构成全互连结构，所有处于同一列的节点构成全互连结构，并且将全互连结构中的互连线分配到三维片上网络各Cache层中，处理核访问任一 Cache块在5跳内完成。本专利技术每个处理核由LI Cache、LI Controller和Router组成,该片上网络的处理核层采用2D Mesh互连结构,各处理核节点通过Router进行网络互连。本专利技术所述单Cache层中各Cache块之间采用行互连线和列互连线方式的长线互连,单Cache层有Directory和Cache Controller,多层Cache能连接多个Memory,构成分布式 Memory。本专利技术所述处理核层通道传输处理核间控制信息，处理核访问Cache块的数据信息的传输通过处理核和Cache层层间垂直通道与Cache层内互连网络构成的通道进行传输。本专利技术所述单Cache层中各Cache块之间采用行互连线和列互连线方式的长线互连,单Cache层有Directory和Cache Controller,多层Cache能连接多个Memory,构成分布式 Memory。本专利技术提出的三维众核片上系统由于采用双通道传输通信模式，根据通信内容的不同采用不同的通信通道，提高了核间共享数据的传输速度，降低了混合信息通信模式的本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：谭海，周鑫琴，谭珵竹，
申请(专利权)人：东华理工大学，
类型：发明
国别省市：