时钟信号发生器制造技术

本发明专利技术实施例提供一种时钟信号发生器，该时钟信号发生器应用于支持多种波特率下数据传输的物理层子系统，所述时钟信号发生器包括：源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器；所述源时钟信号产生器根据所述子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。上述时钟信号发生器用于解决现有技术中时钟发生器占据面积大、功耗大的问题。

【技术实现步骤摘要】

本专利技术实施例涉及通信领域，尤其涉及一种时钟信号发生器。
技术介绍
在当前的电子系统中，业内人士采用千兆位以太网物理层(英文全称GigabitEthernet Physical layer,简称GEPHY)或者快速以太网物理层(英文全称Fast EthernetPhysical layer,简称FEPHY)指代其所对应的相应层次的电路单元。通常，GEPHY/FEPHY中必须包含时钟发生器，其用于解决各种传输速率下数据码流的定时、收发等功能。当前的GEPHY/FEPHY的时钟发生器需要覆盖两种传输速率如125M波特率(Baud)和IOMBaud所需要的时钟信号。 现有的GEPHY/FEPHY中设置的能够覆盖上述两种传输速率的时钟发生器包括两个锁相环电路、多个模拟混频器电路；其中，两个锁相环电路并列设置，每ー锁相环电路的输出端连接相适应的模拟混频器电路，以便通过模拟混频器电路的输出端输出适用125M波特率/IOM波特率的传输速率的时钟信号。然而，现有技术方案中，由于包括多个锁相环电路和多个模拟混频器，功耗较大，且需要占据较多芯片面积，不利于芯片的小型化，且不利于降低整个芯片成本。
技术实现思路
本专利技术实施例提供一种时钟信号发生器，用于解决现有技术中时钟发生器功耗大、占据面积大的问题。本专利技术实施例提供的时钟信号发生器，应用于支持多种波特率下数据传输的物理层子系统，该时钟信号发生器包括源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器；所述源时钟信号产生器根据所述子系统内參考时钟的基准信号输出多个相同频率的源时钟信号；所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。本专利技术实施例提供的芯片，所述芯片包括产生基准信号的晶振，其中，该芯片还包括如上任一所述的时钟信号发生器；所述晶振与所述时钟信号发生器的源时钟信号产生器的输入端连接，用于为所述源时钟信号产生器提供基准信号。由上述技术方案可知,本专利技术实施例的时钟信号发生器,通过ー个源时钟信号产生器输出多个相同频率的源时钟信号，进而通过处理器根据过采样技术将多个源时钟信号通过数字逻辑电路进行分频处理，得到与子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能；与现有技术相比较，本专利技术实施例提供的时钟信号发生器，仅使用一套锁相环电路，且不采用混频器等模拟电路，而是使用全数字逻辑电路，大大筒化了时钟信号发生器的设计，使得包含该时钟信号发生器的芯片的尺寸能够进ー步缩小，降低了成本，同时降低了整体功耗。附图说明图I为本专利技术一实施例提供的时钟信号发生器的示意图；图2为本专利技术另ー实施例提供的时钟信号发生器的示意图；图3为本专利技术另ー实施例提供的时钟信号发生器的处理器的示意图；图4为本专利技术另ー实施例提供的时钟信号发生器的锁相环电路的示意图；图5为本专利技术另ー实施例提供的时钟信号发生器的8分频电路的示意图； 图6为本专利技术另ー实施例提供的时钟信号发生器的第一时钟信号输出模块的示意图；图7为本专利技术另ー实施例提供的时钟信号发生器的示意图；图8为本专利技术另ー实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；图9为本专利技术另ー实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；图IOA至图IOD为本专利技术另ー实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；图11为本专利技术另ー实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；图12为本专利技术另ー实施例提供的时钟信号发生器的第二分频模块的信号示意图。具体实施例方式图I示出了本专利技术ー实施例提供的时钟信号发生器的示意图，如图I所示，本实施例中的时钟信号发生器应用于支持多种波特率下数据传输的物理层子系统，其包括源时钟信号产生器11，以及分别与源时钟信号产生器11的输出端连接的两个或两个以上的处理器12 ；其中，源时钟信号产生器11根据物理层子系统内參考时钟的基准信号输出多个相同频率的源时钟信号；所述处理器12根据过采样技术通过数字逻辑电路将多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。本实施例中的数字逻辑电路位于处理器中。具体地，图3、图5、图6、图8、图9等举例示出了数据逻辑电路的部分结构或全部结构。举例来说，本实施例中的时钟信号发生器位于某ー芯片上时，该芯片中的数据传输的波特率为两个，例如数据传输的波特率为125M和10M。此时，时钟信号发生器中的处理器为两个，连接源时钟信号产生器的每ー处理器得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。本实施例的时钟信号发生器通过ー个源时钟信号产生器输出多个相同频率的源时钟信号，进而通过处理器根据过采样技术将多个源时钟信号通过数字逻辑电路处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号。在另ー实施例中，如图2所示，本实施例中的时钟信号发生器包括源时钟信号产生器11和两个处理器12。当然，在实际应用中，前述的125M波特率和IOM波特率的数据传输可以支持GEPHY所在系统中的1000BASE-T/100BASE-TX/10BASE-T的速度等级；进ー步地，125M波特率和IOM波特率的数据传输还支持FEPHY所在的系统中的100BASE-TX/1OBASE-T的速度等级。 由此，在本实施例中设置ー个源时钟信号产生器11和两个并列的包括采用数据逻辑电路的处理器12 ; —处理器12通过内部的数字逻辑电路输出与子系统中数据传输的125M波特率对应的同步时钟信号，另ー处理器12通过内部的数字逻辑电路输出与子系统中数据传输的IOM波特率对应的同步时钟信号，进而制备上述的时钟信号发生器能够较好的节省成本，同时能够减小时钟信号发生器在芯片中所占的面积。具体地，采用上述的时钟信号发生器输出适用子系统中数据传输的125M波特率的第一时钟信号、IOM波特率的第二时钟信号如下文所述。图3示出了本专利技术另一实施例所提供的时钟信号发生器的处理器的示意图，如图3所示，在所述子系统中数据传输的波特率为125M时，前述的源时钟信号产生器11具体用于根据基准信号产生8个频率为IGhz的源时钟信号，且在各个源时钟信号中，任意相邻的两个源时钟信号的相位间隔为125ps。相应地，本实施例中的处理器具体包括第一分频模块121、连接该第一分频模块121的第一时钟信号输出模块122 ；其中，第一分频模块121用于将源时钟信号产生器输出的8个源时钟信号中的每一源时钟信号进行打拍处理，得到64个第一时钟信号；其中，每一源时钟信号对应8个第一时钟信号，且8个第一时钟信号中任意相邻的两个第一时钟信号的相位间隔为Ins ；第一时钟信号输出模块122根据物理层子系统中预设的控制信号从第一分频模块得到的所有的第一时钟信号中选取ー个第一时钟信号，并将所选取的第一时钟信号作为所述子系统中波特率为125M的数据码流的同步时钟信号。举例来说，本实施例中的源时钟信号产生器包括锁相环电路；第一分频模块包括8个并联的8本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟信号发生器，应用于支持多种波特率下数据传输的物理层子系统，其特征在于，包括 源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器； 所述源时钟信号产生器根据所述子系统内參考时钟的基准信号输出多个相同频率的源时钟信号； 所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。2.根据权利要求I所述的时钟信号发生器，其特征在干，当所述子系统中数据传输的波特率为125M吋， 所述源时钟信号产生器，具体用于根据所述基准信号产生8个频率为IGhz的源时钟信号；在所述各个源时钟信号中，任意相邻的两个源时钟信号的相位间隔为125ps ； 相应地，所述处理器具体包括第一分频模块、连接该第一分频模块的第一时钟信号输出模块； 所述第一分频模块，将所述源时钟信号产生器输出的8个源时钟信号中的每一源时钟信号进行打拍处理，得到64个第一时钟信号；其中，所述每一源时钟信号对应8个第一时钟信号，且所述8个第一时钟信号中任意相邻的两个第一时钟信号的相位间隔为Ins ； 所述第一时钟信号输出模块，根据所述子系统中预设的控制信号从所述第一分频模块得到的所有第一时钟信号中选取ー个第一时钟信号，并将所选取的第一时钟信号作为所述子系统中波特率为125M的数据码流的同步时钟信号。3.根据权利要求2所述的时钟信号发生器，其特征在于，所述第一分频模块包括 8个并联的8分频电路，每ー 8分频电路对所述源时钟信号产生器输出的ー个频率为IGhz的源时钟信号进行分频处理，获得8个频率为125Mhz的第一时钟信号。4.根据权利要求2或3所述的时钟信号发生器，其特征在于，所述8分频电路包括 分频器和8个D触发器； 其中，所述...

【专利技术属性】
技术研发人员：曹炜，张金弟，单英艳，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：