差分接收器制造技术

本发明专利技术公开了一种差分接收器，包含一第一放大电路和一第二放大电路。该第一放大电路包含一第一PMOS晶体管差分对、一第一电流源和一第一负载电阻区。该第二放大电路包含一第二NMOS晶体管差分对、一第二电流源和一第二负载电阻区。根据该第一和第二放大电路的架构可获得增加的输入共模电压范围。

【技术实现步骤摘要】

本专利技术涉及一种差分接收器，特别涉及一种用于半导体存储器元件的差分接收器。
技术介绍
输入接收器在半导体元件中已经广泛地用于接收来自半导体元件外部的输入信号。随着近年来半导体元件增快的工作速度，有必要增加输入接收器的感测速度。在存储器元件的相关领域中，随着数据传送速度的增快，双倍速率(Double Data Rate, DDR)半导体存储器元件现正发展中。DDR半导体存储器元件利用时脉信号的升缘和降缘以处理信号，借以增加半导体元件的工作速度。图I例示使用在一 DDR半导体存储器元件的一输入接收器10的电路示意图。参照图1，该输入接收器10包含一前级放大器12、一感测放大器14、和一闩锁电路16。前级放大器12根据一参考电压VREF放大来自存储器兀件外部的一输入信号IN。该前级放大器12典型地包含一 PMOS晶体管差分对以接收输入信号。感测放大器14响应于一时脉信号CLK(未不出)的一升缘以产生放大的输出信号0UT3和反相的输出信号0UT4。円锁电路16闩锁该感测放大器14的输出信号0UT3和反相输出信号0UT4，以产生输出信号OUT和反相输出信号OUTB至DDR半导体存储器元件中的其他电路。现今DDR半导体存储器元件可分为三种种类DDR1、DDR2和DDR3，其分别具有400MHz、800MHz和I. 6GHz的最大工作频率。当存储器元件的工作频率随着不同世代而增加时，公知技术中的输入接收器无法即时地反应，因此会产生波形失真。此外，随着不同的参考电压VREF的电压电平，公知技术中的输入接收器的输入共模范围(input common-moderange)是有限的且前级放大器的输出共模范围(output common-mode range)会改变,其将影响随后的放大级的效果。据此，有必要提供具有增加的输入共模范围的改进输入接收器，以符合高速应用的要求。
技术实现思路
本专利技术的一目的为提供一种用于半导体存储器元件的差分接收器，在本专利技术一实施例中，该差分接收器包含一第一放大电路和一第二放大电路。该第一放大电路包含一第一 PMOS晶体管差分对、一第一电流源和一第一负载电阻区。该第一 PMOS晶体管差分对建构以接收第一和第二输入信号。该第一电流源连接于一供应电压源和该第一 PMOS晶体管差分对之间。该第一负载电阻区具有连接于一接地端和该第一 PMOS晶体管差分对之间的一输出端和一反相输出端。该第二放大电路包含一第二 NMOS晶体管差分对、一第二电流源和一第二负载电阻区。该第二 NMOS晶体管差分对建构以接收该第一和第二输入信号。该第二电流源连接于接地端和该第二 NMOS晶体管差分对之间。该第二负载电阻区具有连接于该供应电压源和该第二 NMOS晶体管差分对之间的该输出端和该反相输出端。本专利技术的有益效果在于，本专利技术提供了具有增加的输入共模范围的改进输入接收器，符合高速应用的要求。上文已相当广泛地概述本专利技术的技术特征及优点，以使下文的本专利技术详细描述得以获得较佳了解。构成本专利技术的权利要求的其它技术特征及优点将描述于下文。本专利技术所属
的技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本专利技术相同的目的。本专利技术所属
的技术人员亦应了解，这类等同建构无法脱离权利要求所界定的本专利技术的精神和范围。附图说明图1例示使用在一 DDR半导体存储器元件的一输入接收器的电路示意图；图2例示本专利技术一实施例的差分接收器的方框示意图；图3例示本专利技术一实施例的该第一放大电路和第二放大电路的电路示意图；图4例示具有一 NMOS晶体管差分对的公知差分接收器的输出端信号的模拟结果；以及图5例示根据本专利技术一实施例设计的差分接收器在相同模拟条件下的输出端信号的模拟结果。其中，附图标记说明如下10输入接收器12前级放大器14感测放大器16闩锁电路20差分接收器22第一调整电路222负载元件24第一放大电路242PM0S晶体管差分对244电流源246负载电阻区26第二放大电路262NM0S晶体管差分对264电流源266负载电阻区28第二调整电路282负载元件Pl P5PM0S 晶体管NI N5NMOS 晶体管Rl R6 电阻OPl 0P2放大器具体实施例方式图2例示本专利技术一实施例的差分接收器20的方框示意图。该差分接收器20在差分正端和负端接收差分输入信号以产生差分输出信号。该差分接收器20可能包含一后继的放大级以进一步放大差分输出信号。参照图2，该差分接收器20包含一第一放大电路24和以并联方式连接的一第二放大电路26。图3例示本专利技术一实施例的该第一放大电路24和第二放大电路26的电路示意图。参照图3，该第一放大电路24包含一 PMOS晶体管Pl和P2差分对242、一电流源244和一负载电阻区246。该些PMOS晶体管Pl和P2的源极彼此连接以组成该差分对242，且该PMOS晶体管Pl和P2的的栅极建构以分别地接收一第一输入信号VREF和一第二输入信号IN。该电流源244连接于一供应电压源VDD和该差分对242之间。在本专利技术一实施例中，该电流源244由PMOS晶体管P3所组成，其源极连接至该供应电压源VDD，且漏极连接至该PMOS晶体管Pl和P2差分对242的源极。该负载电阻区246具有一输出端OUT和一输出端0UTB,输出端OUTB的信号的电压极性互补于输出端OUT的信号。在本专利技术一实施例中，该负载电阻区246由两电阻元件，例如电阻Rl和R2所组成。参照图3，该负载电阻区246连接于一接地端和晶体管对242的PMOS晶体管Pl和P2的漏极之间。该第一放大电路24和该第二放大电路26以并联方式电性连接。参照图3，该第二放大电路26包含一 NMOS晶体管NI和N2差分对262、一电流源264和一负载电阻区266。该NMOS晶体管NI和N2的源极彼此连接以组成该差分对262，且该NMOS晶体管NI和N2的的栅极建构以分别地接收该第一输入信号VREF和该第二输入信号IN。该电流源264连接于该接地端和该差分对262之间。在本专利技术一实施例中，该电流源264由NMOS晶体管N3所组成，其源极连接至该接地端而其漏极连接至该匪OS晶体管NI和N2差分对262的源极。该负载电阻区266具有一输出端OUT和一输出端0UTB，输出端OUTB的信号的电压极性互补于输出端OUT的信号。在本专利技术一实施例中，该负载电阻区266由两电阻元件，例如电阻R3和R4所组成。参照图3，该负载电阻区266连接于该供应电压源VDD和晶体管对262的NMOS晶体管NI和N2的漏极之间。该差分接收器20相应于该参考电压VREF而放大该输入信号IN。来自于输出端OUT和反相输出端OUTB的该差分接收器20的输出电压可由随后的放大级(未示出)再次放大。该差分接收器20的输出电压为一组电压，其振幅以共模电压VCM为中心而变化。换言之，该差分接收器20的输出电压的平均值在共模电压VCM处会重合。为了最佳化随后的放大级的效果，该差分接收器20的输出电压最佳会限制于一特定范围内。因此，一调整电路可设计以调整该共模电压VCM。复参图2，该差分接收器20进一步包含建构以提供一偏压电压VBP至该第一放大电路24的一第一调整电路22,和建构以提供一偏本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：庄育盟，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：