用于测试MOSFET的电路制造技术

本实用新型专利技术提供了一种用于测试MOSFET的电路。在本实用新型专利技术中，冲击电流是通过将NMOSFET的源极电压或者PMOSFET的漏极电压施加在第一电阻两端来确定的，并且，本实施例利用运算放大器来调节NMOSFET或者PMOSFET的导通程度、以确保NMOSFET的源极电压或者PMOSFET的漏极电压与脉冲信号高电平期间的电压一致，因而就相当于将脉冲信号高电平期间的电压施加在第一电阻两端，从而能够使得冲击电流准确地受控于脉冲信号高电平期间的电压；本实用新型专利技术还利用可调节电压的电压源来变更漏源电压差，从而无需再针对漏源电压差的不同取值而相应地更换稳压管。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

^MM ^ & MOSFET (Metal-Oxide-Semiconductor FieldEffectTransistor，金属氧化物半导体场效应晶体管)的测试技术，特别涉及一种用于测试MOSFET的电路。
技术介绍
在利用MOSFET设计电路时，通常会涉及对MOSFET的选型。而MOSFET的S0A(&ifeOperating Area，安全工作区域)则是MOSFET选型的关键参数之一。其中，SOA能够针对MOSFET以特定持续导通时间工作的情况，反映出该情况下允许流经MOSFET的冲击电流的安全取值范围、以及该情况下MOSFET的漏源电压差的安全取值范围，因此，若无法依据SOA对MOSFET准确选型，就容易导致MOSFET在以特定导通时间工作时的冲击电流和/或漏源电压差的取值超出安全取值范围、进而导致MOSFET在以特定导通时间工作时的温度骤升甚至烧毁。虽然现有的MOSFET厂商都会在产品数据手册(DATASHEET)中都会提供各款MOSFET的SOA曲线，但DATASHEET中提供的SOA曲线仅仅是针对MOSFET以几种特定持续导通时间工作的情况、而没有涵盖MOSFET以其它导通时间工作的所有可能的情况。图1为一种MOSFET的参考SOA曲线的示意图。如图1所示，某款MOSFET的DATASHEET中，仅针对MOSFET以100 μ s、lms、10ms、以及直流导通这四种持续导通时间工作的情况，相应地给出了四条参考SOA曲线，因此，依据这四条参考SOA曲线，仅限于针对该款MOSFET以100 μ s、lms、10ms、以及直流导通这四种持续导通时间工作的情况进行选型。而如若欲选用该款MOSFET以20ms为持续导通时间工作，并选用取值为3A的冲击电流、取值为50V的漏源电压，则由于如图1所示的四条参考SOA曲线中未涵盖该款MOSFET以20ms为持续导通时间工作的情况，因而无法确定冲击电流的取值3A和漏源电压差的50V是否处于该款MOSFET的安全取值范围内。为此，对于参考SOA曲线中未涵盖的MOSFET以其它导通时间工作的情况，可以利用专业检测设备测试出在该情况下的处于SOA内的冲击电流和漏源电压差的取值。但由于专业检测设备的成本过高、不适用于普通用户，因而现有技术中提供了一种简易的低成本电路来实现上述测试。图2为现有技术中用于测试MOSFET的电路结构示意图。如图2所示，以待测试的MOSFET 为 NM0SFET (N-Mental-Oxide-Semiconductor FieldEffect Transistor, N 型金属氧化物半导体场效应晶体管)为例，该电路包括一 NM0SFET，其栅极G通过一电阻R连接脉冲信号输入端、漏极D通过一电感L连接电源正极、源极S接地；以及，一稳压管Z，其连接在NM0SFET的漏极D与地之间。当脉冲信号输入端所接收到的脉冲信号的上升沿到来时，只要脉冲信号的高电平电压能够使NM0SFET的栅极G与源极S之间的栅源电压差Vgs大于导通电压，即可使NM0SFET导通、并使NM0SFET的漏极D与源极S之间形成冲击电流Ids;并且此时，稳压管Z可将NM0SFET的漏极D电压稳定在某一电压值，并以此产生NM0SFET的漏极D与源极S之间的漏源电压差Vds。而当脉冲信号的下降沿到来时，只要脉冲信号的低电平电压能够使NM0SFET的栅极G与源极S之间产生大于导通电压的电压差Ves小于导通电压，即可使NM0SFET关闭。也就是说，只要选定脉冲信号的脉宽，即可确定NM0SFET的持续工作时间；只要选定脉冲信号的电压幅度，即可确定栅源电压差Ves的大小、进而确定冲击电流Ids的取值；以及，利用稳压管Z可以确定漏源电压差Vds的取值。从而，对于MOSFET以任意导通时间工作的情况，均可以先设定对应的脉宽，然后，再基于该脉宽调整电压幅度和稳压管ζ即可产生冲击电流Ids和漏源电压差Vds的任意取值，因而利用所产生的产生冲击电流Ids和漏源电压差Vds的每一取值是否会导致MOSFET温度骤升甚至烧毁，即可确定该取值是否处于该情况下的SOA内。进而，如若测试出处于该情况下的SOA内的冲击电流Ids和漏源电压差Vds的所有取值，即可得到该情况下的完整SOA曲线。如图2所示的电路虽然能够针对MOSFET以任意导通时间工作的情况，测试出对应的SOA内的冲击电流Ids和漏源电压差Vds的取值，但是，该电路缺存在如下缺陷1、脉冲信号的电压幅度通过控制栅源电压差Ves的大小来调节MOSFET的导通程度、进而通过对导通程度的调节来间接控制冲击电流Ids的大小，但由于电路中各种因素的影响，由脉冲信号的电压幅度所调节的导通程度并不能够准确地控制冲击电流Ids的大小；2、稳压管Z用来确定漏源电压差Vds的取值，但对于希望产生的漏源电压差Vds的不同取值，需要相应地更换稳压管Z。
技术实现思路
有鉴于此，本技术提供一种用于测试MOSFET的电路。本技术提供的一种用于测试MOSFET的电路，待测试的MOSFET为NM0SFET，且该电路包括可调接电压的电压源，其在测试时连接待测试NM0SFET的漏极；第一电阻，其一端接地、另一端在测试时连接待测试NM0SFET的源极；可调节脉冲信号的脉宽和幅度的脉冲发生器；运算放大器，其正输入端连接所述脉冲发生器、负输入端在测试时连接待测试NM0SFET的源极、输出端在测试时连接待测试NM0SFET的栅极；其中，在所述脉冲发生器于测试时产生的脉冲信号的高电平期间，输出端输出的电压信号使待测试NM0SFET导通、并驱使待测试NM0SFET的源极电压与脉冲信号的高电平电压一致；在所述脉冲发生器于测试时产生的脉冲信号的低电平期间，输出端输出的电压信号使待测试NM0SFET关闭。进一步包括第二电阻，其串联在所述运算放大器的输出端与地之间。进一步包括电容，其连接在所述运算放大器的输出端与负输入端之间。进一步包括第三电阻，其连接在所述运算放大器的正输入端与地之间。本技术提供的另一种用于测试MOSFET的电路，待测试的MOSFET为PM0SFET，且该电路包括可调接电压的电压源，其在测试时连接待测试PM0SFET的源极；第一电阻，其一端接地、另一端在测试时连接待测试PM0SFET的漏极；可调节脉冲信号的脉宽和幅度的脉冲发生器；运算放大器，其负输入端连接所述脉冲发生器、正输入端在测试时连接待测试PM0SFET的漏极、输出端在测试时连接待测试PM0SFET的栅极；其中，在所述脉冲发生器于测试时产生的脉冲信号的高电平期间，输出端输出的电压信号使待测试PM0SFET导通、并驱使待测试PM0SFET的漏极电压与脉冲信号的高电平电压一致；在所述脉冲发生器于测试时产生的脉冲信号的低电平期间，输出端输出的电压信号使待测试PM0SFET关闭。进一步包括第二电阻，其串联在所述运算放大器的输出端与地之间。进一步包括电容，其连接在所述运算放大器的输出端与正输入端之间。进一步包括第三电阻，其连接在所述运算放大器的负输入端与地之间。如上可见，在本技术中，冲击电流是通过将NM0SFET的源极电压或者PM0SFET的漏极电压施加在第一电阻两端来确定的，并且，本实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：刘忠党，邱卫强，
申请(专利权)人：杭州华三通信技术有限公司，
类型：实用新型
国别省市：