本发明专利技术提供了多通道闪存控制器的纠错装置、方法及多通道闪存控制器，所述纠错装置包括编解码模块和计算错误模块，所述编解码模块具体包括一个组合逻辑电路和对应多通道的多个时序逻辑电路，所述编解码模块还包括：多路选择器，用于根据当前周期的各通道数据有效性，将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中；输入模块，用于将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。采用本发明专利技术实施例公开的纠错装置、纠错方法及多通道闪存控制器，可以解决现有技术中的纠错方法都会因为各通道独立占用纠错模块，而使得成本极其昂贵且浪费大量资源的问题。
【技术实现步骤摘要】
本专利技术涉及数据处理领域，特别是涉及一种多通道闪存控制器的纠错装置、方法及多通道闪存控制器。
技术介绍
随着闪存生产的工艺尺寸不断下降，以及单个存储单元存储的信息不断增加，闪存出错的概率也越来越大，需要纠错模块的纠错能力不断提高。存储单元可以分为两类 SLC(Single Level Cell，单层单元)和 MLC(Multi_Level Cell，多层单元)。SLC 要求每 256字节(Byte)纠正1比特位(bit)错误，MLC要求每512Byte纠正4_8bit错误，而现在最新工艺的闪存至少要求每IOMByte纠正Mbit，甚至72bit。纠错模块包括编解码模块和计算错误模块，72bit BCH纠错模块包括的编解码和计算错误模块一般会达到10-20万门逻辑，其中编解码逻辑占用数万门逻辑。因而纠错模块占用的面积或者成本也不断增加， 尤其是多通道的闪存控制器。传统的多通道的闪存控制器各通道数据独立，例如采用SATA接口的SSD(solid state disk，固态硬盘)一般采用2、4或者8通道，甚至可以采用10通道，每个通道独立占用一个纠错模块，虽然也可以只独立占用各自的编解码模块，但是还需要合用计算错误模块(因为只有出错的时候才会调用计算错误模块，而闪存不会每个扇区(sector)都出错， 出错的概率还是比较低的)，因此纠错模块就占据闪存控制器成本的很大一部分。在现有技术中，当前应用在多通道闪存控制器中的纠错方法主要有基于RS码或者BCH码的纠错方法，RS码一般按照Byte进行纠错，而BCH码是按照bit进行纠错。但是对于多通道闪存控制器来讲，这两种纠错方法都会因为各通道独立占用纠错模块，而使得成本极其昂贵且浪费大量资源。
技术实现思路
本专利技术所要解决的技术问题是提供一种多通道闪存控制器的纠错方法，用以解决现有技术中的纠错方法都会因为各通道独立占用纠错模块，而使得成本极其昂贵且浪费大量资源的问题。本专利技术的另一个目的是将上述构思应用于具体的应用环境中，提供一种多通道闪存控制器的纠错装置及多通道闪存控制器，从而保证该方法的实现和应用。为解决上述技术问题，本专利技术实施例提供了一种多通道闪存控制器的纠错装置， 所述纠错装置包括编解码模块和计算错误模块，所述编解码模块具体包括一个组合逻辑电路和对应多通道的多个时序逻辑电路，所述编解码模块还包括多路选择器，用于根据当前周期的各通道数据有效性，将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中；输入模块，用于将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。优选的，当前周期只有一个通道的数据有效时，所述多路选择器具体用于直接将该通道的有效数据和该通道的时序逻辑寄存器信息选入所述组合逻辑电路中。优选的，当前周期所述多通道的数据都有效时，所述多路选择器具体用于在当前周期将对应第一个通道的有效数据和时序逻辑寄存器信息选入所述组合逻辑电路中；所述编解码模块还包括寄存器，所述寄存器用于锁存除了所述第一个通道之外的其他通道的有效数据。优选的，当前周期所述多通道的数据都无效，而上一个周期所述多通道的数据都有效时，所述多路选择器还用于依次在后续各个周期到来时，将锁存的其他通道的有效数据及对应的时序逻辑寄存器选入所述组合逻辑电路中。优选的，所述输入模块具体用于在时钟的上升沿或下降沿将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。本专利技术实施例还提供了一种多通道闪存控制器的纠错装置的纠错方法，所述纠错装置包括编解码模块和计算错误模块，所述编解码模块具体包括一个组合逻辑电路和对应多通道的多个时序逻辑电路，所述方法包括根据当前周期的各通道数据有效性，将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中；将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。优选的，当前周期只有一个通道的数据有效时，所述将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中，具体包括直接将该通道的有效数据和该通道的时序逻辑寄存器信息选入所述组合逻辑电路中。优选的，当前周期所述多通道的数据都有效时，所述将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中，具体包括在当前周期将对应第一个通道的有效数据和时序逻辑寄存器信息选入所述组合逻辑电路中；锁存除了所述第一个通道之外的其他通道的有效数据。优选的，当前周期所述多通道的数据都无效，而上一个周期所述多通道的数据都有效时，所述方法还包括依次在后续各个周期到来时，将锁存的其他通道的有效数据及对应的时序逻辑寄存器选入所述组合逻辑电路中。优选的，所述将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中，具体为在时钟的上升沿或下降沿将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。本专利技术实施例还提供了一种多通道闪存控制器，包括前述任一项纠错装置。与现有技术相比，本专利技术具有以下优点在本实施例中，所公开的纠错装置包括编解码模块和计算错误模块，所述编解码模块具体包括一个组合逻辑电路和对应多通道的多个时序逻辑电路，为了实现多通道共享该一个组合逻辑电路，所述编解码模块还包括多路选择器，用于根据当前周期的各通道数据有效性，将对应有效通道的数据和时序逻辑寄存器信息选入所述组合逻辑电路中；输入模块，用于将所述组合逻辑电路的运算结果输入所述对应有效通道的时序逻辑寄存器中。 采用本专利技术实施例公开的纠错装置或纠错方法，可以解决现有技术中都会因为各通道独立占用纠错模块，而使得成本极其昂贵且浪费大量资源的问题，节省了资源且节约了成本。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术的一种多通道闪存控制器的纠错装置实施例的结构示意图；图2和图3为本实施例中的两个多路选择器的示意图；图4为装置实施例中通道0有效时选择的时序图；图5为装置实施例中通道1有效时选择的时序图；图6为装置实施例中通道0和通道1有效时选择的时序图；图7是本专利技术的一种多通道闪存控制器的纠错方法实施例的流程图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。对于纠错方法中的BCH算法来讲，其实现过程包括编码生成Parity校验码(写 NAND Flash同步进行)、生成伴随式Syndrome (读NANDFlash同步进行)、计算错误位置多项式以及钱搜索找出错误位置。对于纠错方法中的RS算法来讲，其实现过程包括编码生成Parity校验码(写 NAND Flash同步进行)、生成伴随式Syndrome (读NANDFlash同步进行)、计算错误位置多项式和错误值多项式、钱搜索找出错误位置，以及i^orney算法计算错误值。从上述过程可以看出，这两种算法的前两个步骤相同，都是在读写NAND Flash的同时进行的，而后续步骤是在读完了一个扇区(sector)发现有错误才调用的，因此采用一个编解码模块实现这两种算法本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：程学敏，
申请(专利权)人：深圳市朗科科技股份有限公司，
类型：发明
国别省市：
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