【技术实现步骤摘要】
本专利技术属于数字电路领域，尤其涉及一种数字延迟线电路及延迟锁相环电路。
技术介绍
随着存储器系统读写速度的不断提高，对时钟频率的时序要求也越来高了。因此， 延迟锁相环在这类高速CMOS接口电路中，得到越来越广泛的应用。延迟锁相环可以分为模拟延迟锁相环和数字延迟锁相环两大类。模拟延迟锁相环具有比较好的电源抑制比，能够提供好的抖动性能，以及很高的相位精度。但模拟延迟锁相环电路结构复杂，存在一定的设计难度和不确定性。数字延迟锁相环电路结构相对简单一些，便于实现，同时需要比较低的工作电压，且随着工作电压的降低，可以很明显的减少功耗。尽管其提供的相位精度和抖动性能不如模拟延迟锁相环，但由于具备这些优点，数字延迟锁相环还是得到了更广泛的采用。在数字延迟锁相环电路中，设计好一个具有高相位精度和低抖动性能的数字控制线电路是最重要的一个环节。在实际应用中，同时还要求数字控制线电路能够满足比较宽的输入频率范围，功耗和面积都要尽量小，这样可以符合节能，低成本的要求。在目前的实际设计中，数字控制线电路的实现结构有很多种，各有各的优缺点。下面将介绍目前普遍比较常用的一种电路结构。如图...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：梁仁光，胡胜发，
申请(专利权)人：安凯广州微电子技术有限公司，
类型：发明
国别省市：
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