本发明专利技术适用于数字电路领域，提供了一种数字延迟线电路及延迟锁相环电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。本发明专利技术实施例采用了一对互补的数字延迟线电路，它的两条延迟线通过锁存器单元来耦合，该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比普通的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。
【技术实现步骤摘要】
本专利技术属于数字电路领域，尤其涉及一种数字延迟线电路及延迟锁相环电路。
技术介绍
随着存储器系统读写速度的不断提高，对时钟频率的时序要求也越来高了。因此， 延迟锁相环在这类高速CMOS接口电路中，得到越来越广泛的应用。延迟锁相环可以分为模拟延迟锁相环和数字延迟锁相环两大类。模拟延迟锁相环具有比较好的电源抑制比，能够提供好的抖动性能，以及很高的相位精度。但模拟延迟锁相环电路结构复杂，存在一定的设计难度和不确定性。数字延迟锁相环电路结构相对简单一些，便于实现，同时需要比较低的工作电压，且随着工作电压的降低，可以很明显的减少功耗。尽管其提供的相位精度和抖动性能不如模拟延迟锁相环，但由于具备这些优点，数字延迟锁相环还是得到了更广泛的采用。在数字延迟锁相环电路中，设计好一个具有高相位精度和低抖动性能的数字控制线电路是最重要的一个环节。在实际应用中，同时还要求数字控制线电路能够满足比较宽的输入频率范围，功耗和面积都要尽量小，这样可以符合节能，低成本的要求。在目前的实际设计中，数字控制线电路的实现结构有很多种，各有各的优缺点。下面将介绍目前普遍比较常用的一种电路结构。如图1所示的带反相器延迟单元的数字延迟线电路。数字延迟线电路是由很多个最小的延迟单元组成的，它的相位精度是由最小延迟单元的延迟时间决定的。因此在挑选延迟单元的时候，为了获得更高的相位精度，要尽可能的选取延迟时间小的。在CMOS的一些基本逻辑门中，反相器是延迟时间是最小的了。在图1中，输入参考时钟在延迟线中传输，产生了一系列相位相邻的时钟信号Tapl，Tap2-TapN0可以看到，每个相邻的时钟信号相差两个反相器的延迟时间，也就是说该数字延迟线能提供的相位精度是两个反相器的延迟时间。该带反相器延迟单元的数字延迟线电路结构简单，便于设计，但存在几个缺点。第一就是该延迟线提供的相位精度不够高，尽管反相器单元的延迟时间在CMOS 逻辑门单元里相对来说是最小的了，但两个反相器延迟时间的相位精度还是不能满足现在越来越高速的应用要求。第二，该延迟线仅能提供一定相位范围的延迟，在我们的实际应用中，至少要求 360度延迟，有些应用甚至要求是720度延迟，这就需要延迟线的级数非常多，要消耗很大的芯片面积和功耗，给产品化带来限制。第三，由于反相器单元的电源抑制能力比较差，由电源噪声引起的抖动会沿着延迟线逐级积累下去，这样将会给整条延迟线每一级的抖动造成不一致，后面级数的抖动要比前面级数的要大
技术实现思路
本专利技术实施例的目的在于提供一种数字延迟线电路，旨在解决延迟线提供的相位精度不够高、需要消耗很大的芯片面积和功耗以及延迟线每一级的抖动性能差的问题。本专利技术实施例是这样实现的，一种数字延迟线电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。本专利技术实施例的另一目的在于提供一种延迟锁相环电路，该延迟锁相环电路包含数字延迟线电路，所述数字延迟线电路是由一对互补的数字延迟线电路组成，每条所述的数字延迟线电路都包含有一条延迟线，两条所述延迟线之间通过锁存器单元来耦合，每条所述延迟线由一系列的反相器连接而成，两条所述延迟线分别以两个互补信号作为输入时钟信号。在本专利技术实施例中，提出了一对互补的数字延迟线电路，它的两条延迟线通过锁存器单元来耦合。两个时钟信号经过两条互补的延迟线，产生一系列相位相邻的时钟信号是互补关系。该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比普通的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。附图说明图1是现有技术提供的数字延迟线电路的电路图；图2是本专利技术实施例提供的数字延迟线电路的电路图；图3是本专利技术实施例提供的周期结束检测电路的电路图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例的数字延迟线电路是由一对互补的数字延迟线电路组成，每条的延迟线电路都包含有一条延迟线，两条延迟线之间通过锁存器单元来耦合，每条延迟线由一系列的反相器连接而成。本专利技术实施例提供了一种数字延迟线电路，该数字延迟线电路是由一对互补的数字延迟线电路组成，每条的延迟线电路都包含有一条延迟线，两条延迟线之间通过锁存器单元来耦合，每条延迟线由一系列的反相器连接而成，两条延迟线分别以两个互补信号作为输入时钟信号。本专利技术实施例的另一目的在于提供一种延迟锁相环电路，该延迟锁相环电路包含数字延迟线电路，数字延迟线电路是由一对互补的数字延迟线电路组成，每条的延迟线电路都包含有一条延迟线，两条延迟线之间通过锁存器单元来耦合，每条延迟线由一系列的反相器连接而成，两条延迟线分别以两个互补信号作为输入时钟信号。图2示出了本专利技术实施例提供的数字延迟线电路。为了便于说明仅示出了与本专利技术相关的部分。该数字延迟线电路是由一对互补的数字延迟线电路组成。其中数字延迟线电路由一系列反相器单元组成。数字延迟线电路中两条延迟线之间通过锁存器单元来耦合。该锁存器将一对互补信号的反相连接在一起。这里的锁存器是将当前的状态锁存起来，使中央处理器(CPU)送出的数据在接口电路的输出端能保持一段时间锁存后状态不再发生变化， 直到解除锁定。图2上的条虚线所指的部分为锁存器单元，它是由首尾相连的两个反相器构成。两个输入时钟信号Clk_ref和Clk_ref_b是反相的关系，作为该延迟线的两个互补输入。两个时钟信号经过两条互补的延迟线，产生一系列相位相邻的时钟信号Tapl， Tap lb, Tap2, TaMlr.. TapN和TapNb，其中时钟信号TapN和时钟信号TapNb是反相或者是互补的关系。由图知时钟信号Tapl，Tap2"'TapN之间每一级的时间间隔为一个反相器的延迟时间，同理可以得到时钟信号Taplb，Tap2b…TapNb之间每一级的时间间隔也是一个反相器的延迟时间。因此，该互补的数字延迟线能够提供的相位精度是一个反相器的延迟时间，比前面图1的延迟线的精度提高了一倍，可以极大的满足实际的高速应用要求。除了能提供高的相位精度，还能让延迟线在满足应用中最小频率时，可以尽可能的短。从图2的数字延迟线电路可得，由时钟信号Tapl，Tap2"'TapN可以提供第一个180 度相位，而另外一组与之互补的时钟信号Taplb，Tap2b…TapNb则提供第二个180度相位。 这样，每条延迟线就仅需要提供180度的相位延迟，因此延迟线的长度可以大大减少了。短的延迟线可以省芯片面积和功耗，还可以降低抖动的最大积累。图3示出了本专利技术实施例提供的周期结束检测电路。为了便于说明仅示出了与本专利技术相关的部分。该周期结束检测电路由一系列上升沿触发的同步触发的D触发器构成，电路输入是时钟信号Tapl，Tap2"'TapN信号，当时钟上升沿信号到来时，将Tapl，Tap2"'TapN信号输出，这样一周可以检测一次。周期结束检测电路能判断出什么时候由时钟信号Tapl，Tap2··· TapN切换到互补的时钟本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：梁仁光，胡胜发，
申请(专利权)人：安凯广州微电子技术有限公司，
类型：发明
国别省市：
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