其各个部分以不同取样速率进行操作的数字锁相环路制造技术

一种数字锁相环路DPLL包含时间-数字转换器TDC，所述TDC接收DCO输出信号和参考时钟且输出第一数字值流。通过以高速率对所述TDC计时来减少量化噪声。下取样电路将所述第一流转换成第二流。所述第二流被供应到所述DPLL的相位检测求和器，使得所述DPLL的控制部分可以较低速率进行切换以减少功率消耗。所述DPLL因此被称为多速率DPLL。由所述控制部分输出的第三数字调谐字流被上取样，然后被供应到所述DCO，使得可以较高速率对所述DCO计时，借此减少数字图像。在接收器应用中，不执行上取样，且以所述较低速率对所述DCO计时，借此进一步减少功率消耗。

【技术实现步骤摘要】
【国外来华专利技术】
所揭示的实施例涉及数字锁相环路G3PLL)。
技术介绍
图1(现有技术)为一种类型的本机振荡器1的方框图，所述本机振荡器1可用于在无线电发射器内产生本机振荡器(LO)信号。可将LO(例如)供应到所述发射器的发射链中的混频器，使得基带信号被上变频以便稍后发射。本机振荡器1包括数字锁相环路 (DPLL) 2，和后面的可编程分频器3。DPLL 2实施两点调制，使得调制PLL输出的速度可比调制PLL环路带宽的速度快。传入的调制信号M(t)被提供到低通调制路径与高通调制路径。 M(t)可(例如)为12位数字值流。在低通调制路径中，数字求和器4接收调制信号M(t) 以及相对静态通道频率命令字(FCW)。FCW可(例如)为20位数字值。FCW设定将用于发射的通道的中心频率，而M(t)表示将被传送的信息。将M(t)和FCW的总和供应到参考相位累加器5。累加器5在具有频率f。lk的时钟信号的每一上升沿上递增的值是由求和器4 输出的多位值。参考相位累加器5所执行的累加本质上将频率转换成相位。在高通调制路径中，缩放单元6接收调制信号M (t)，且用缩放因子K缩放调制信号M (t)，且提供第二调制信号F本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：加里·约翰·巴兰坦，耿吉峰，丹尼尔·F·菲利波维奇，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：