本发明专利技术实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。在根据本发明专利技术实施例的存储设备中，位线被分为多组，字线也被分为多组。分配给一组的字线被连接到存储单元，该存储单元连接到分配给一组的位线。此外，每组位线的驱动是由多个位线驱动电路中的专用位线驱动电路来控制的。此外，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列彼此交叠。
【技术实现步骤摘要】
本专利技术涉及存储设备。进一步地，本专利技术涉及包括存储设备的半导体设备。
技术介绍
近年来，具有半导体特性的金属氧化物，即具有高迁移率和均一元件特性的氧化物半导体，作为晶体管的活性层的材料而受到关注。各种金属氧化物被用于广泛的应用中。 例如，氧化铟被用于液晶显示设备的像素电极的材料。这类有半导体特性的金属氧化物的示例包括氧化钨、氧化锡、氧化铟、和氧化锌。已知某种晶体管，在每个晶体管中使用这种具有半导体特性的金属氧化物来形成沟道形成区(专利文献1和2)。日本公开专利申请No.2007-123861日本公开专利申请No. 2007-09605
技术实现思路
半导体存储设备(此处也简称为存储设备)的示例包括归类为易失性存储器的 DRAM和SRAM ；归类为非易失性存储器的掩模ROM、EPROM、EEPR0M、闪存存储器、和铁电存储器；诸如此类。这些使用单晶半导体衬底形成的存储器的绝大部分已经被投入实际应用中。 在这些存储设备中，DRMA具有简单的结构，此结构中一个存储单元(memory cell)具有一个晶体管和一个电容器，且比诸如SRAM的其它存储设备需要更少的半导体元件来形成存储单元。因此，和其它存储设备相比，每单位面积的存储容量得以增加，从而实现了成本降低。如上所述，DRAM适用于大储存容量，但是其它存储设备中的每单位面积存储容量需要进一步增加，以实现具有更高集成度的集成电路，同时抑制芯片尺寸的增加。为此目的，设置于每个存储单元内的用于保持电荷的电容器的面积必须减小，且每个存储单元的面积必须减小。然而，随着电容值因电容器面积的减小而降低，对应于不同数字值的电荷量间的差别变小。因此，如果晶体管的截止态电流值是高的，则难以维持数据的精确度，且保持时间趋于变短。因此，刷新操作的频率增加且功耗增加。此外，当增加存储单元数量以期获得大储存容量时，连接到一条位线的存储单元的数量增加，或者致使一条位线的距离变长。因此，位线的寄生电容和寄生电阻增加；因此， 由于电容器的面积减少，数字值之间的电荷量之间的差别变小。结果是，难以读取上述电荷量之间的差别；换言之，难以通过位线精确读取数据；因此，错误发生率增加。此外，当存储单元的数量增加时，和位线的情况一样，连接到一条字线的存储单元的数量增加，或致使一条字线的距离变长。因此，字线的寄生电容和寄生电阻增加；因此，输入字线的信号脉冲被延迟，或者字线的电位降变大。结果，当通过字线将用于控制晶体管开关的信号提供给存储单元时，存储单元在系列操作，例如数据写、保持、和读取中发生故障；例如，数据未写入、因数据未被充分保持而导致数据丢失、或因读取数据用时过多导致数据未准确读取；因此，错误的发生率增加。鉴于上述问题，本专利技术实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。另外，本专利技术实施例的另一个目的是提出一种存储设备，在其中减少了错误发生率，且每单位面积的存储容量得以增加。另外， 本专利技术实施例的又一个目的是使用上述存储设备实现高度集成的半导体设备。另外，本专利技术实施例的又一个目的是使用上述存储设备实现高度可靠的半导体设备。专利技术者考虑到，当连接到一条位线的存储单元数量减少时，替之以位线数量的增加，即使当存储单元数量增加时，也可减少位线的寄生电容和寄生电阻。然而，当位线数量增加时，多个单元阵列(每个单元阵列包括多个存储单元)的形状是存储单元的布局在此形状中沿着一个方向延展伸长，长宽比远远超过1。当单元阵列的长宽比远远超过1时，存储设备的通用性(versatility)变低。此外，当设计使用该存储设备的集成电路时，对于布局的限制增大。因此，在根据本专利技术实施例的存储设备中，多个位线被分成几个组，多个字线也被分成几个组。分配到一组的字线被连接到存储单元，该存储单元连接到分配到一组的位线。此外，对以上多个位线的驱动是在各组内由多个位线驱动电路来控制的。采用以上结构，设计单元阵列的布局变得更为容易，因此长宽比接近于1。此外，在本专利技术的一个实施例中，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列以三维方式彼此交叠， 从而即使当设置多个位线驱动电路时，亦可使存储设备的占用面积小。特别地，本专利技术的一个实施例是存储设备，其包括用于驱动多个第一位线的第一位线驱动电路；用于驱动多个第二位线的第二位线驱动电路；用于驱动多个第一字线和多个第二字线的字线驱动电路；以及具有多个第一存储单元的第一单元阵列和具有多个第二存储单元的第二单元阵列。在此存储设备中，第一存储单元包括第一晶体管，在第一晶体管中栅电极电连接到所述多个第一字线中的一个，源电极和漏电极中的一个电连接到所述多个第一位线中的一个；以及第一电容器，在第一电容器中一个电极电连接到第一晶体管的源电极和漏电极中的另一个。在此存储设备中，第二存储单元包括第二晶体管，在第二晶体管中栅电极电连接到所述多个第二字线中的一个，源电极和漏电极中的一个电连接到所述多个第二位线中的一个；以及第二电容器，在第二电容器中一个电极电连接到第二晶体管的源电极和漏电极中的另一个。第一单元阵列被设置在第一位线驱动电路上方，从而和第一位线驱动电路交叠，而第二单元阵列被设置在第二位线驱动电路上方，从而和第二位线驱动电路交叠。此外，在本专利技术的一个实施例中，诸如硅或锗的半导体被用于用于驱动电路的晶体管等半导体元件。此外，带隙比上述硅或锗宽的，诸如氧化物半导体的半导体，被用于每个单元阵列的每个存储单元中所含的晶体管。和具有诸如硅或锗的半导体的晶体管的截止态电流相比，具有宽带隙的半导体 (诸如氧化物半导体的)在其内被用于活性层的晶体管的截止态电流非常低。因此，通过使用上述截止态电流极低的晶体管，可为存储单元避免电荷从电容器漏泄。因此，即便当电容器的尺寸因存储单元的小型化而减小，仍可避免刷新操作频率的升高。换言之，一种存储设备，其中第一晶体管和第二晶体管各自是将氧化物半导体用于活性层的晶体管，该存储设备也是本专利技术的一个实施例。另一方面，诸如多晶硅、单晶硅、多晶锗、或单晶锗的半导体被用于活性层的晶体管的迁移率要高于具有宽带隙的半导体被用于活性层的晶体管的迁移率。因此，可通过为驱动电路使用具有高迁移率的晶体管来高速驱动存储设备。换言之，一种存储设备，其中第一位线驱动电路、第二位线驱动电路、及字线驱动电路各自具有多晶硅、单晶硅、多晶锗、或单晶锗被用于活性层的晶体管，该存储设备也是本专利技术的实施例。根据本专利技术一个实施例的存储设备可减少电连接到位线的元件数量。换言之，位线的寄生电容可被减小。此外，根据电连接至位线的元件数量的减少，该位线可被缩短。换言之，位线的寄生电容可被减小。因此，即便当设置在存储单元中的电容器的电容(尺寸) 被减小时，数据仍可被保持在存储单元中。因此，每单位面积的存储容量可增加。根据本专利技术一个实施例的存储设备可减小错误发生率并增加每单位面积的存储容量。此外，根据本专利技术一个实施例的半导体设备可通过上述存储设备的使用来提高密度，因此可被小型化。 此外，根据本专利技术一个实施例的半导体设备可通过上述存储设备的使用来改进可靠性。附图说明图1是示出存储设备的结构示例的概念图。图2是示出单元阵列的结构示例的电路图本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：小山润，山崎舜平，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。