本发明专利技术的实施方案涉及在计算引擎的并行流水线式集成电路实施方式内实现的或者连接至计算引擎的并行流水线式集成电路实施方式并被所述并行流水线式集成电路实施方式存取的存储器子系统，所述计算引擎被设计来解决复杂计算问题。本发明专利技术的附加实施方案涉及在各种不同类型的电子装置内实现的或者连接至各种不同类型的电子装置并被这些电子装置存取的存储器子系统。本发明专利技术的一个实施方案包括存储器控制器和一个或更多个分离的存储器装置，所述存储器控制器在第一集成电路或其他电子系统中被实现。本发明专利技术的可替换实施方案将存储器控制器合并在一个或更多个存储器装置内，所述一个或更多个存储器装置连接至集成电路实现的计算引擎或另一个电子装置并被所述计算引擎或另一个电子装置存取。在本发明专利技术的可替换实施方案中，存储器控制器和存储器一起被集成在计算引擎或另一个电子装置内。本发明专利技术的可替换实施方案包括与更简单的存储器控制器接口连接的多路存取存储器，以连接至计算引擎或其他电子装置或者集成在计算引擎或其他电子装置内。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子存储器，并且具体地，涉及高度并行流水线式集成电路计算引擎内的或者被高度并行流水线式集成电路计算引擎存取的存储器子系统，或者在各种不同类型的电子装置中的任一个内使用的或者被各种不同类型的电子装置中的任一个存取的存储器子系统。
技术介绍
计算机器正经历快速发展。早期的电子计算机通常是逐个执行指令流的完全顺序处理机器，所述指令一起构成计算机程序。多年来，电子计算机通常包括单个主处理器，所述主处理器能够快速执行相对小的一组简单指令，所述简单指令包括存储器提取、存储器储存、运算和逻辑指令。通过将计算任务的解决方案编程为一组指令、然后在单处理器计算机系统上执行程序来解决该任务。在电子计算机发展的相对早期，各种附属和支持任务开始从主处理器被移到专用的辅助处理部件。作为一个实施例，开发了分离的I/O控制器，以卸载与在主存储器和各种外部装置之间的交换信息相关联的许多重复性的并且消耗计算带宽的任务，所述外部装置包括大容量储存装置、通信装置、显示装置和用户输入装置。这种将多个处理器元件合并到单主处理器计算机系统中是提高计算并行性的趋势的开始。并行计算目前是现代计算机器设计的主要趋势。在一个极端，各个处理器核心通常提供多个指令流的同时并行执行，并且提供多个指令的组装线式同时执行。大多数计算机，包括个人计算机，现在在每个单片集成电路内合并至少两个处理器核心，并且经常是许多个处理器核心。每个处理器核心可以相对独立地执行多个指令流。电子计算机系统可以包含多个多核处理器，并且可以被一起聚集到大型分布式计算网络中，所述大型分布式计算网络包括彼此互相通信的数十到数千到数十万个分离的计算机系统，并且每个计算机系统执行大型分布式计算任务的一个或更多个可分部分。随着计算机已朝向并行和大规模并行计算系统发展，与并行计算相关联的许多最困难的并且最令人烦恼的问题已被发现与将大型计算任务分解为相对独立的子任务相关联，每个子任务可以由不同的处理实体来执行。当问题没有被适当地分解时，或者当问题不能被分解时，对于并行执行，则利用并行计算机机器通常提供很少的益处或者不提供益处， 并且在最糟糕的情况下，实际上将会导致比可以通过在单处理器计算机系统上执行的传统软件实现而获得的执行更慢的执行。当多个计算实体竞争共享资源时，或者根据由其他处理实体共同产生的计算结果，将会耗费极大的计算和通信资源来管理多个计算实体的并行操作。常常，通信开销和计算开销可能比在多个处理器或其他计算实体上执行的并行计算方法的益处重要得多。此外，并行计算可以涉及大量财务成本，并且还有大量功耗和散热成本。因此，虽然从生物系统判断，并行计算看起来是有效率地计算许多计算任务的逻辑方法，并且发展趋势已经在电子计算机发展的短时间段内出现，但是并行计算还与许多复杂性、成本和缺点相关联。尽管许多问题在理论上可以从并行计算方法中受益，但是目前可用的用于并行计算的技术和硬件通常不能为许多计算问题提供有成本效益的方案，特别是对于需要在受限于尺寸约束、散热约束、功耗约束和成本约束的装置内实时地执行的复杂计算。出于这个原因，许多计算主导的领域中的计算机科学家、电气工程师、研究员和开发者、电子装置和电子计算机的制造商和卖主以及最后电子装置和电子计算机的用户都认识到需要继续开发有效率地实现用于解决实际问题的并行计算引擎的新方法。具体地，许多计算主导的领域中的计算机科学家、电器工程师、研究员和开发者、电子装置和电子计算机的制造商和卖主以及其他人寻求可以在并行计算引擎内使用的或者与并行计算引擎相关联的有效率的、低功率的并且有成本效益的子系统，所述子系统包括有效率的、低功率的并且有成本效益的存储器子系统。
技术实现思路
本专利技术的实施方案涉及在计算引擎的并行流水线式集成电路实施方式内实现的或者连接至计算引擎的并行流水线式集成电路实施方式并被这些并行流水线式集成电路实施方式存取的存储器子系统，所述计算引擎被设计来解决复杂计算问题。本专利技术的附加实施方案涉及在各种不同类型的电子装置内实现的或者连接至各种不同类型的电子装置并被这些电子装置存取的存储器子系统。本专利技术的一个实施方案包括存储器控制器和一个或更多个分离的存储器装置，所述存储器控制器在第一集成电路或其他电子系统中被实现。本专利技术的可替换实施方案将存储器控制器合并在一个或更多个存储器装置内，所述一个或更多个存储器装置连接至集成电路实现的计算引擎或另一个电子装置并被所述计算引擎或另一个电子装置存取。在本专利技术的可替换实施方案中，存储器控制器和存储器一起被集成在计算引擎或另一个电子装置内。本专利技术的可替换实施方案包括与更简单的存储器控制器接口连接的多路存取存储器，以连接至计算引擎或其他电子装置或者集成在计算引擎或其他电子装置内。附图说明图1图示说明数字编码的图像。图2图示说明根据两种不同的颜色和亮度模型的两种不同的像素值编码方法。图3图示说明使用V CrCb颜色模型的数字编码。图4图示说明视频摄像机(video camera)的输出。图5图示说明视频编解码器的功能。图6图示说明在视频数据流压缩和压缩的视频数据流解压缩期间对其执行视频编码操作的各种数据对象。图7图示说明将视频帧分割为两个片组(slice group)。图8图示说明第二级别的视频帧分割。图9图示说明帧内预测的一般概念。图10A-I图示说明九种4X4亮度块帧内预测模式。图11A-11D使用如图10A-I中所用的图示惯例类似的图示惯例图示说明用于 16X16亮度块的帧内预测的四种模式。图12图示说明帧间预测的概念。图13A-D图示说明用于在参考帧的搜索空间内计算块的像素值的插值过程，所述插值过程可以被认为是在分数坐标处发生。图14A-C图示说明不同类型的帧和对于这些帧可行的一些不同类型的帧间预测。图15图示说明差宏块(difference macroblock)的产生。图16图示说明运动矢量和帧内预测模式预测。图17图示说明差宏块的分解、整数变换和量化。图18分别提供H. 264视频压缩和视频解压缩中所用的整数变换和逆整数变换的推导。图19图示说明量化过程。图20提供熵编码的数字实施例。图2IA-B提供算术编码的实施例。图22A-B图示说明一种普遍出现的伪像(artifact)和作为解压缩的最后步骤用于改善伪像的滤波方法。 图23概括H. 264视频数据流编码。图M以与图23中所用的框图方式类似的框图方式图示说明H. 264视频数据流解码过程。图25是通用计算机的非常高级的示图。图沈图示说明视频压缩和解压缩过程的许多方面，当考虑这些方面时，这些方面提供对实现根据本专利技术的视频编解码器的计算效率高得多的新方法的深刻理解。图27图示说明根据本专利技术方法的视频编解码器的集成电路实现的基本特征。图观图示说明本专利技术的实施方案，在该实施方案中，集成电路观02包括存储器观04，存储器观04在图27所图示说明的实施方案中是外部的。图四图示说明本专利技术的可替换实施方案，在该实施方案中，数码视频摄像机被包括在组合视频摄像机和视频编解码器的集成电路实现中。图30-32图示说明根据本专利技术的视频编解码器的集成电路实施方式内的总体时序和数据流。图33A-B提供根据本专利技术的视频编解码器的单集成电路实施方式的框示。图34图示说明根据本专利技术的视频本文档来自技高网...
【技术保护点】
１．一种存储器子系统，所述存储器子系统包括：存储器；以及存储器控制器，所述存储器控制器提供一个或更多个数据流接口，为各个存储器单元和二维存储器区域提供随机存取接口，在数据流接口和随机存取接口之间进行仲裁，以使通过所述数据流接口和所述随机存取接口接收的同时请求的存储器存取串行化，通过将数据流输入写入到存储器来执行通过所述数据流接口请求的存储器存取，以及通过从存储器单元和二维存储器单元区域读取值和将值写入到存储器单元和二维存储器单元区域来执行通过所述随机存取接口请求的单存储器单元和二维存储器单元区域的存储器存取。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：J·鲁宾斯坦，
申请(专利权)人：美信集成产品公司，
类型：发明
国别省市：US
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