本发明专利技术公开了一种数字脉宽调制器方法及系统。在一个实施方案中，本发明专利技术数字脉宽调制器包括比较器和多个相位并能在不提高时钟频率下提高分辨率。在另一个实施方案中，本发明专利技术数字脉冲调制器（ＤＰＷＭ）包括相等比较器和多个相位并能在不提高时钟频率下提高分辨率。本发明专利技术的系统的又一个实施方案包括将占空比指令和预设最小量进行比较的优先编码比较部件（在一个例子中包括多个比较器），所述实施方案被称为频率折返部件。本发明专利技术还公开了其他实施方案和本发明专利技术的方法的实施方案。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术主要涉及脉宽调制器(Pulse Width Modulators，PWMs)，尤其是数字脉宽调制器(Digital Pulse Width Modulators，DPWMs)。
技术介绍
在大功率应用中，PWM (Pulse Width Modulator，脉宽调制器)的输出通常用于控制大型半导体开关器件，所述半导体开关器件具有相对较长的开启或者关闭时间。这样导致的一个问题是实际操作中在最终开关状态为稳定的关闭或开启之前可以实现施加最小和最大占空比(duty cycle)。这被称为最小/最大导通时间(Ton time)并影响接近其极限的调控能力。需要提供一种围绕这些情况不产生损害整体性能的间断(discontinuities)， 提高DPWM分辨率的方法。所有电子设备都会发射射频干扰。要求这些设备通过FCC测试以保证与其他设备的正常运行。需要提供一种改善符合EMI标准的机制。在典型的多相位PWM应用中，要求所有PWM电路都能被频率锁定，使得它们可在有规律的预定间隔上发生。这使得运行中获得最佳效率。需要有一种将DPWM电路锁定在一起并在他们之间传递重要联系信息的机制。
技术实现思路
在一个实施方案中，本专利技术数字脉宽调制器包括比较器和多个相位，并能在不提高时钟频率下提高分辨率。在一个实例中，利用两个比较器和锯齿波(ramp)来判断占空比大于或者小于锯齿波。在另一个实例中，利用三个比较器和上/下锯齿波(up/down ramp) 来得到双缘调制器(dual edge modulator)。在另一实施方案中，本专利技术数字脉冲调制器(DPWM)包括多个相等比较器 (equality comparator)和多个相位，并在不提高时钟频率下提高分辨率。在一个实例中， 实施方案采用足够大于PWM速率的自由运行计数器(free running counter)；所述计数器用来测试计数器输出和占空比指令输入是否相等。在另一个实例中，采用足够大于PWM速率的自由运行计数器并且将计数器的输出与占空比指令输入之间的相等用于双缘调制。在又一个实施方案中，本专利技术的系统包括将占空比指令与预设最小值进行比较的优先编码比较部件(priority encoded comparator component)(在一个实例中包括多个比较器)，所述实施方案被称为频率折返(frequency Foldback)部件。本文还公开了本专利技术的其他实施方案及其方法的实施方案。附图说明为了更好理解本专利技术及其他和进一步的需要，下面结合附图及详细的描述对本专利技术的具体实施方案作进一步说明，其范围在随附的权利要求中指出。图1显示了本专利技术的一个实施方案，单板(veneer)如何提高PWM的分辨率；7图2是本专利技术的电路方框图； 图3是本专利技术的另一电路方框图； 图4是本专利技术的系统的方框图； 图5是本专利技术另一系统的方框图； 图6是本专利技术另一电路方框图7是显示根据本专利技术的一个实施方案改变PWM开关频率对分辨率位的影响的图； 图8是本专利技术另一系统的方框图；以及图9是本专利技术另一系统的方框图。具体实施例方式本专利技术数字脉宽调制器(DPWM)的一个实施方案采用多相位数控振荡器 (Digitally Controlled Oscillator，DC0)和锁相环(Phase Locked Loop, PLL)以使 DCO 输出时钟与已知的参考时钟同步。DPWM时基(time base)包括通过称为phO的DCO的第一相位来计时的自由运行计数器。分辨率取决于DCO的时钟速率和DCO的相位数。在该实施方案中，使用4个相位及其互补(compliments)相位(8个相位)，形成PWM分辨率额外的3 位。应该指出的是，尽管上述实施方案中采用DCO和锁相环来得到多个具有相同频率的时钟信号(相位)且每个时钟信号具有不同的相位，其他获得多个时钟信号的方法也在本专利技术的保护范围之内。在一些实施方案中，使用基于4相位DCO的PLL以产生ph0、ph45、ph90和phl35。 通过使用时钟缓冲器，可由PhO, ph45、ph90和phl35相应地得到phl80、ph225、ph270和 ph315。这里所述8个相位一起被称为单板(veneer)(图1)。在传统的PWM控制中，控制系统仅能在固定的间隔内修正占空比。在设想的试验中，如果在更新后紧接出现一个长瞬态，电路必须等到下一个间隔才可修正误差。在这样的单缘调制(single edge modulation)中，每个PWM周期只允许一次修正。改善这种情况的方法是在这些技术中实施双缘调制，从而在保持PWM开关周期不变时将更新速率提高一倍。一种用来实现本专利技术上述实施方案的方法，包括将占空比跟与所需的占空比的上游位(upper coarse bits)具有相同位数的计数器进行比较。如果计数器大于占空比，称为大于的信号有效(asserted)。相反，如果计数器小于占空比，称为小于的信号有效。仅当占空比等于计数器时，大于和小于同时无效(de-assert)。这种情况使得单板复用器(veneer multiplexer)的输出可以通过DPWM电路输出处的门(gate)。单板复用器使用占空比指令的低位(在显示的本实施方案中为低3位)作为选择。由此产生的PWM输出的分辨率是相位间的时间差(图2)。上述实施方案可描述为包括将计数器的输出与由占空比信号和输出逻辑部件获得的信号进行比较的比较部件。所述比较部件具有两个输出；当计数器的输出小于由占空比信号导出(die from)的信号时，第一输出有效；当计数器的输出大于由占空比信号导出的信号时，第二输出有效。当计数器的输出等于占空比信号时，第一输出和第二输出的两个输出同时无效。输出逻辑部件接收复用器的输出和比较部件的第一及第二输出，并且当比较部件的第一及第二输出无效时提供相位之间的时间差作为脉宽调制器输出。图2所示的实施方案采用两个比较器10、20和锯齿波(加法计数器(up-counter)) 30来确定占空比大于或者小于锯齿波。图2所示的实施方案是本专利技术数字脉冲调制器实施方案的一个实例，包括比较器和多个相位并能在不提高时钟频率下提高分辨率。参照图2，两个比较器中的第一比较器10判断锯齿波(计数器)30的输出是否大于占空比信号。两个比较器中的第二比较器20判断计数器30的输出是否小于占空比信号。一个双稳态锁存器(触发器)50接收第一比较器10的输出作为设定输入(S)，接收第二比较器20的输出作为复位输入(R)。另一个双稳态锁存器(触发器)60接收第二比较器20的输出作为设定输入(S)，接收第一比较器10的输出信号作为复位输入(R)。所述第一、第二比较器10、20及第一和第二双稳态锁存器50、60 包括比较部件。比较部件的第一输出为第一触发器50输出的补充(complement)(比较部件的第二输出为第二触发器60的输出(Q)。在图2所示的实施方案中，逻辑部件包括接收比较部件第二输出和复用器40输出的或门70，及接收或(OR)门70的输出和比较部件第一输出的与(AND)门80。在图2所示的实施方案中，对复位器40的输入包括多个与门45，每个与门接收phO信号和一个来自第三和第四象限接收phO和ph225的与门信号，下一个本文档来自技高网...
【技术保护点】
１．一种脉宽调制器，包括：具有由相同频率不同相位的多个时钟信号组合作为输入的的复用器；所述组合经选择提供实质上等于时钟信号之间的时间差的脉宽调制器输出的分辨率；所述复用器通过由占空比信号低位得到的信号通信；所述低位足以对每个所述多个时钟信号进行通信；具有最大计数值的加法计数器；两个比较器；所述两个比较器中的第一比较器判断所述加法计数器的输出是否大于所述占空比信号；两个比较器中的第二比较器判断所述加法计数器的输出是否小于所述占空比信号；两个双稳态锁存器（触发器）；两个双稳态锁存器中的第一个双稳态锁存器接收所述第一比较器的输出作为设定输入（Ｓ），接收所述第二比较器的输出作为复位输入（Ｒ）；两个双稳态锁存器中的第二个双稳态锁存器接收所述第二比较器的输出作为设定输入（Ｓ），接收所述第一比较器的输出作为复位输入（Ｒ）；接收所述复用器输出和所述第二个双稳态锁存器输出（Ｑ）的或门；及接收所述或门的输出和所述第一个双稳态锁存器输出的补充（ ）的与门；所述与门的输出为脉宽调制器的输出。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S·肯利，
申请(专利权)人：LL建筑公司，
类型：发明
国别省市：US
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