在先进金属化系统的制造期间，可在去除多余金属的ＣＭＰ（化学机械抛光）工艺中部分保留形成在敏感介电材料上的介电覆盖层，从而避免如传统方法须在该ＣＭＰ工艺期间实质上完全消耗该介电覆盖材料后沉积专用的蚀刻停止材料。因而，可实现降低的工艺复杂度和／或提高的灵活性，并结合增加的低ｋ介电材料的完整性。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及半导体器件的制造领域，尤其涉及包含低k介电材料的金属化系统。
技术介绍
当前全球化的市场迫使大众产品制造商以低价格提供高质量的产品。因此通过提高产量和工艺效率来降低生产成本变得极为重要。在半导体制造领域尤其如此，因为在该领域中，切边技术与量产技术的结合是必不可少的。实现上述策略的一个重要方面在于针对性能和可靠性不断提升器件质量，同时还增强半导体器件的功能的多样性。这些改进通常与缩小例如晶体管等个别电路元件的尺寸相关联。由于关键特征尺寸的不断缩小，因此至少在总体制造工艺的某些步骤中经常需要引入新材料，可使器件特性适应缩小后的特征尺寸。在这方面的一个突出例子是半导体器件的复杂金属化系统的制造，其中，例如铜、 铜合金等改进金属材料与低k介电材料结合使用，该低k介电材料为介电常数约为3. 0的介电材料，以及大大低于3. 0的介电材料，在此情况下，还可将这些材料称为超低k电介质 (ultra low-k dielectrics ；ULK)。与过去几十年中甚至在复杂集成器件中作为选择金属的铝相比，使用高导电金属，例如铜，可通过铜增加的导电性而至少部分补偿金属导线和通孔的缩小的横截面积。另一方面，在半导体制造技术中引入铜可与多个问题有关，例如暴露铜表面对于例如氧、氟等活性成分的敏感性，铜在半导体器件中通常使用的(例如硅、二氧化硅、多种低k介电材料等)多种材料中的扩散活动的增加，铜基于通常的等离子增强型蚀刻工艺生成实质上无挥发性的副产品的特性等。基于该些原因，已经开发出复杂嵌入(inlaid)或镶嵌(damascene)工艺技术，其中，通常需要首先可图案化介电材料，以形成沟道和通孔开口，接着可涂以适当的阻挡材料，随后沉积铜材料。因此，形成复杂的金属化系统需要多个高度复杂的工艺，例如沉积复杂材料堆栈以形成包含低k电介质的层间介电材料、图案化该介电材料、提供适当的阻挡和晶种材料、填充铜材料、去除任意多余材料等，其中，该些工艺之间的相互作用可能难以评估，尤其是考虑半导体器件不断增强的总体性能而可频繁变化材料组成及工艺技术时。例如，关键尺寸的不断缩小还可要求缩小形成在复杂半导体器件的金属化系统中的金属导线和通孔的尺寸，其可导致金属导线密集，进而可导致RC(电阻电容)时间常数增加。尽管在该器件级中可使用高度规模化的晶体管元件，但该些寄生RC时间常数可造成显著的信号传输延迟，从而限制该半导体器件的总体性能。为此，可将高导电金属(例如铜) 与具有极低介电常数的介电材料，亦即如前所述的ULK材料，结合使用，从而降低寄生RC时间常数。另一方面，在蚀刻工艺、抗蚀剂去除、通过CMP(chemical mechanical polishing ； 化学机械抛光)去除多余金属等工艺期间，当该些材料暴露在各种反应蚀刻环境和机械应力时，其机械和化学稳定性显著降低。由于低k介电材料尤其是超低k介电材料的机械稳定性低，通常可在该低k介电材料上形成介电覆盖层，以增强在该低k介电材料的图案化期间尤其是在填充例如铜的导电金属后去除多余材料的工艺期间该介电层堆栈的总体特性。不过，设置特定的介电覆盖层可使总体工艺的复杂度增加，下面将参照图Ia和图Ib进行详细描述。图Ia显示处于制造阶段中的半导体器件100的剖视图，其中，可在衬底101上方形成金属化系统120。衬底101可为任意适当的载体材料，以在其中及其上方形成各器件级，例如衬底101可为半导体材料，以在其中形成晶体管、电容、电阻等电路元件。另外，衬底101还可包括适当的接触结构，用以连接电路元件，亦即相应的接触区，例如漏与源区、 栅极电极、电容电极等与金属化系统120。出于方便，图Ia未图示任意此类接触结构。在图 Ia的示例中，金属化系统120可包括第一金属化层110。该第一金属化层110包含适当的低k介电材料111，其中，可嵌埋(embed)多个金属导线112。该些金属导线可通常包括导电阻挡材料112a，例如钽层，氮化钽层或其任意组合。另外，如上所述，采用铜、铜合金等形式的高导电金属112b可确保提升电性性能。另外，可在介电材料111和金属导线112上形成蚀刻停止层113，且蚀刻停止层113可由任意适当的材料组成，以提供期望的蚀刻停止功能以及结合其它特性，例如约束金属区112b、与高导电金属112b形成适当的接口以实现特定的电迁移行为等。例如，氮化硅、碳化硅、含氮碳化硅等多种介电材料经常被用于形成蚀刻停止层113的适当材料。由于层113的蚀刻停止功能，其中所含材料的介电常数可通常高于低k电介质111的介电常数，通常可将该低k电介质理解为介电常数约为3. 0及以下的材料。为此目的，可使用多种成熟的低k介电材料，例如包含硅、碳、氧、氢或多个聚合物的材料。金属化系统120可进一步包括第二金属化层130，在图Ia所示的制造阶段中，取决于金属化系统120的总体机械和电性性能，该第二金属化层130可包括低k介电材料131， 其可类似于材料111，也可具有不同的材料组成。另外，在介电材料131上形成介电覆盖层 135，以在后续工艺期间，亦即在图案化材料131以及随后形成含金属的区域的期间增强材料131的总体特性。例如，覆盖层135可由二氧化硅材料构成，厚度为20纳米至100纳米。图Ia所示的半导体器件100可基于下述传统工艺技术形成。首充，利用与半导体器件100的设计要求相应的成熟工艺技术在衬底101中及衬底101上方形成任意电路元件及其他器件特征。接着，沉积并图案化例如二氧化硅等适当的介电材料以容置开孔，使用例如钨等含金属材料填充该些开孔，从而形成适当的接触结构(未图示)。随后，沉积金属化层Iio的介电材料111，以形成金属化系统120。为此目的，可使用任意适当的沉积技术，例如旋涂(spin-on)技术、热活化式CVD (chemical vapour d印osition ；化学气相沉积)、等离子增强型CVD等。接着，当介电材料111代表如上所述的有关机械稳定性的关键材料时， 可设置适当的覆盖材料。例如，可通过任何适当的沉积技术，例如等离子辅助CVD形成与层 135类似的材料层，以增强介电材料111的总体机械和化学特性。随后，如需要，可使用覆盖材料作为硬掩模并执行成熟的各向异性蚀刻工艺以图案化介电材料111，从而形成金属导线112的相应开孔。随后，可通过溅镀沉积等技术沉积导电阻挡材料112a，接着在区域 112b中电化学沉积铜材料。如前所述，可能须提供大量的多余材料以保证可靠填充金属导线112的各开孔。接着，通过CMP (chemical mechanical polishing ；化学机械抛光)去除多余材料，其中，该相应的覆盖层可增强机械稳定性。在该CMP工艺期间，可去除多余的金属及阻挡材料112a，同时还可消耗该相应的覆盖层，以最终获得电性隔离的金属区112和实质上外露的介电材料111。随后，可通过等离子增强型CVD形成蚀刻停止层113，其中，可沉积器件100的后续工艺所需的任意适当的材料或材料组成。例如，蚀刻停止层113还可充当约束层以钝化铜材料112b的暴露顶面11^。例如，氮化硅、碳化硅和含氮碳化硅为合适的材料，其可有效阻止铜原子向介电材料111的迁移，还可有效阻止例如氟、本文档来自技高网...
【技术保护点】
１．一种方法，包括：在半导体器件的金属化层的第一低ｋ介电材料上形成覆盖材料；在该覆盖材料及该第一低ｋ介电材料中形成开孔；在该开孔中填充金属；通过执行平坦化工艺以去除该覆盖材料的其中一部分以及该金属的多余材料，从而形成金属区；在由该覆盖材料的残余组成的残余层上形成第二低ｋ介电材料；以及通过利用该覆盖材料的该残余层作为蚀刻停止层以图案化该第二低ｋ介电材料。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：T·沃纳，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US
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