用于片上电容器的凸块底部金属化制造技术

本发明专利技术揭露各种片上电容器以及其制造方法。在其中一个态样中，提供一种制造电容器的方法，包括形成第一导体结构在半导体芯片上并形成钝化结构在该第一导体结构上。形成凸块底部金属化结构在该钝化结构上。该凸块底部金属化结构与该第一导体结构的至少一部分重叠，从而提供该电容器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体而言是关于一种半导体处理，更详而言之，是用于提供片上电容量的 方法及设备。
技术介绍
叠接(Cascode)式样及其他类型的电路，例如那些频繁地使用在微处理器、 图形处理器及特殊应用集成电路者，典型地需要全电压(full-voltage)和中值电压 (midpoint-voltage)电源供应轨。在许多常见的半导体晶粒(dice)中，用于抑制电源供应 杂讯的片上去耦电容量(on-die decoupling capcitance)典型地从接地轨到该中值电压 轨、从该中值电压轨到该全电压轨、穿过该全电压轨和该接地轨通过堆叠电容器所形成。许多年来，集成电路的最小的装置尺寸一直不断地下降。缩小装置尺寸会伴随有 功率密度(power density)和工作频率(operating frequencies)的增力口。根据功率密度 和频率，在晶体管切换时，电流波动引起芯片之电源轨上的电压跳动。若强度足够，则该电 压跳动可能产生时序误差(timing errors)以及甚至装置故障。一种解决芯片轨上电压不规则的传统方法是需要穿过该电源和接地轨而放置电 容器。一种传统变化例(variant)是使用金属氧化物半导体(metal oxide semiconductor, M0S)电容器设计。许多此种金属氧化物半导体电容器是散布穿过既定晶粒的不同位 置。理想地，为了将撃穿电容器对电源轨电感(disruptive capacitor-to-power rail inductance)保持在可接受的标准，去耦电容器是位于邻近的切换点(switching site)。实 际上，通常會由于在该晶粒的布局限制而使得提供所需的邻近变得困难。一种用于改善去耦的传统技术是在该晶粒上提供较多未加工电容量。然而，此技 术可能因为堆叠密度(packing density)的要求而受到严格地限制或者将导致晶粒尺寸增 加。本专利技术是关于用于克服或减少一或多个前述缺失的影响。
技术实现思路
依照本专利技术的一个态样，提供一种制造电容器的方法，包括形成第一导体结构在 半导体芯片上并形成钝化结构在该第一导体结构上。形成凸块底部金属化结构在该钝化结 构上。该凸块底部金属化结构与该第一导体结构的至少一部分重叠。依照本专利技术的另一态样，提供一种制造方法，包括形成重新分配层在半导体芯片 上。该重新分配层具有多个导体线路。形成钝化结构在该重新分配层上。形成凸块底部金 属化层在该钝化结构上。该凸块底部金属化层具有多个凸块底部金属化结构。形成该重新 分配层和该凸块底部金属化层，使得该多个导体线路的至少一者与该多个凸块底部金属化 结构的至少一者至少部分地重叠而非欧姆性连接，从而提供该电容器。依照本专利技术的另一态样，提供一种设备，包括具有第一导体结构的半导体芯片。钝 化结构位在该第一导体结构上以及凸块底部金属化结构位在该钝化结构上。该凸块底部金属化结构重叠该第一导体结构的至少一部分而非欧姆性连接到该第一导体结构，从而建立 电容器。附图说明本专利技术前述及其他优点在下列详细叙述以及其所参照附图之下将变得清楚图1是半导体芯片与电路板的示范实施例的局部地分解立体视图；图2是由图1所述的该半导体芯片移除一小部份的立体视图；图3是由图2所述的该半导体芯片的一部份的局部地分解立体视图；图4是由图3所述的该半导体芯片的一部份的俯视图；图5是半导体芯片的替代示范实施例的一部份俯视图；图6是该半导体芯片的电容器的示范实施例的局部分解立体视图；图7是用于包括片上电容器的示范半导体芯片的示范电源和接地电路的示意图； 以及图8是用于半导体芯片的凸块底部金属层与重新分配层配置的局部分解立体视 图。具体实施例方式在下列所述附图中，在超过一个附图中出现的同一组件通常重复其组件符号。现 在翻向该附图，且特别是图1，其中是表示半导体芯片10的示范实施例的局部地分解立体 视图，该半导体芯片10是设计成安装在基板或电路板15。在此说明的实施例中，该半导体芯片10组构成覆晶(flip-chip)安装，也就是，如 由箭头20指示翻转并安装在该电路板15。该半导体芯片10可为各种各样任何不同类型用 于电子设备的电路装置，举例来说，像是微处理器、图形处理器、组合式微处理器/图形处 理器、特殊应用集成电路、存储装置等等，且可为单一或多核心或甚至与额外晶粒堆叠。该 半导体芯片10包括其中形成各种主动装置和电路(未显示)的基底半导体部分25，且假若 使用绝缘体上半导体设计(semiconductor-on-insulator design)则可能包括绝缘层。该 半导体芯片10不是单晶(monolithic)结构，但由多层的积层(laminate)所替代。显示一 对该层并各别地标示为30、35。该层30是作为钝化结构(passivation structure)且可 为单晶或由多个堆叠的绝缘材料层所构成，下面将会详述。该层35是设计成对在图1不可 见的导体结构提供结构保护，但是电性互连至导体结构的阵列40，该导体结构可能为焊料 凸块、导电柱等等。该层35有利地是由聚合材料所组成，例如聚醯亚胺(polyimide)、苯并 环丁烯(benzocyclobutene)或类似的聚合物。该半导体芯片10部份以不规则地虚线扁圆 45形状在周围画线，以围绕两个示范导体结构50、55，在此实例的焊料凸块，将从该半导体 芯片10移出并以较大的放大率在图2表示，如下面所述。该电路板15可为封装基板、电路卡或其他类型的印刷布线板(printed wiring board)。若需要，该电路板15可电性连接至另外的电路板或卡，且实际上可安装至任何类 型的计算装置，例如计算机、电话、控制器、电视等等。虽然对该电路板15可使用单晶结构， 但更典型的组构将利用堆积(build-up)设计。就此点而言，该电路板15可由上面有一或 多个堆积层形成且下面有额外的一或多个堆积层形成的中央核心构成。该核心本身可由一或多个层的堆叠构成。此类配置的一个例子可称作所谓的"2-4-2"配置，这里四层核心是 积层在两组两堆积层之间。该电路板15中的层数量可作4到16或更多的变化，但也可使 用小于4。也可使用所谓的“无芯(coreless) ”设计。该电路板15的该些层是由散置有金属 内连线(metal interconnect)的绝缘材料构成，例如各种已知的环氧化合物(印oxies)。 除了堆积外还可使用多层(multi-layer)组构。视需要地，该电路板15可由已知的陶瓷或 其他适合封装基板或印刷电路板的材料组成。为提供过滤(filtering)和其他功能，该电 路板15设置有多个被动装置，显示其中一些并标示为60a、60b、60c、60d和60e。该被动装 置60a、60b、60c、60d和60e可为电阻器、电容器、电感器或其它所需求的被动装置。该电路 板15设置有凸块焊垫的互补(complimentary)阵列65，该互补阵列是设计成当该芯片10 安装到该电路板15时，能与该芯片10的焊料凸块的阵列40冶金链接。焊料凸块的阵列40和65可由铅基(lead-based)或无铅(lead-free)焊料 所制造。例子包括锡铅(tin-lead)共晶和非共晶成分、本文档来自技高网...

【技术保护点】
１．一种制造电容器的方法，包括：形成第一导体结构在半导体芯片上；形成钝化结构在该第一导体结构上；以及形成凸块底部金属化结构在该钝化结构上，该凸块底部金属化结构与该第一导体结构的至少一部分重叠。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：N·麦克莱伦，
申请(专利权)人：ATI技术无限责任公司，
类型：发明
国别省市：CA