一种具有统一机框管理架构的设备及其管理控制方法技术

本发明专利技术公开了一种具有统一机框管理架构的设备及其管理控制方法，所述设备包括主控板和受控板，所述主控板包含CPU和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。本发明专利技术实现了一种低成本的具有统一机框管理架构的设备。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
机框架构的设备，广泛应用在电子、通信、机械等领域，是指设备以机框为主体，在机框上设置多个槽位，以供设备中的各个单元设备，例如业务单板接入，统一机框管理架构，是由机框管理板统一对机框内的业务单板进行管理，其中，机框管理板即为主控板，其他受管理的业务单板为受控板。在目前的通信领域里的设备中，受控板上运行的业务通常都需要管理和维护，一般采用CPU运行软件来处理，并与主控板进行通信。主控板与受控板之间按照一定的协议进行通信，如图1。受控板的初始化和配置由本板CPU来完成，不同业务的受控板对CPU的需求也不一样，如El或者以太网等单板，对CPU的管理和维护的需求并不高。上述设计主要有2点考虑一、设计简单，有大量的通用电路支持；二、效率高，各个受控板的开发和调试可以并行进行。但是在通信行业竞争愈加激烈的今天，成本将是关系到产品市场生命力的重要因素。受控板上CPU带来的一系列成本支出不可忽视。同时软件上维护多个代码也增加了成本和复杂度。如果对所有业务的受控板进行一样的处理，会造成不必要的浪费和复杂度的提升。
技术实现思路
本专利技术要解决的主要技术问题是，提供，能够降低具有统一机框管理架构的设备的管理控制成本。为解决上述技术问题，本专利技术采用了如下技术方案一种具有统一机框管理架构的设备，包括主控板和受控板，所述主控板包含CPU 和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块， 所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。在本专利技术所述设备的一种实施例中，所述第一逻辑单元与第二逻辑单元之间通信的信号包括时钟信号、数据信号、使能信号。在本专利技术所述设备的一种实施例中，所述第二逻辑单元的控制接口包括串行总线接口、并行总线接口、串行总线接口和并行总线接口之外的其他控制接口。在本专利技术所述设备的一种实施例中，所述串行总线接口包括I2C串行接口、SPI串行接口、SMI串行接口 ；所述并行总线接口包括LOCAL BUS接口 ；所述其他控制接口包括状态控制接口。在本专利技术所述设备的一种实施例中，所述主控板为一个，所述受控板为多个，所述主控板与每一受控板的通信接口具有各自的地址以及各自独立的读写单元。在本专利技术所述设备的一种实施例中，所述第一逻辑单元和第二逻辑单元为FPGA 或者EPLD。本专利技术还提供了上述任一种具有统一机框管理架构的设备的管理控制方法，包括主控板CPU对受控板进行初始化配置，以及主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制。在本专利技术所述方法的一种实施例中，主控板CPU对受控板进行初始化配置之前包括上电流程，所述上电流程包括受控板上电，时钟模块读取配置字，产生所需的时钟，分发给第二逻辑单元和应用模块；第二逻辑单元启动，在上电成功后获取本板的单板状态信息，向主控板发送单板状态信息和初始化请求。在本专利技术所述方法的一种实施例中，主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据上行流程，所述数据上行流程包括第二逻辑单元获取本板状态信息，封装到帧中，校验后将帧发送到第一逻辑单元； 所述帧中包括帧类型、数据类型、数据和校验信息；第一逻辑单元对收到的帧校验成功后，通知主控板中的CPU进行读取并根据帧类型和数据类型进行相应的处理。在本专利技术所述方法的一种实施例中，主控板CPU与受控板的第二逻辑单元进行数据交互以对受控板进行管理和控制包括数据下行流程，所述数据下行流程包括主控板中的CPU将数据封装成帧，第一逻辑单元对所述帧校验后发送所述帧到第二逻辑单元；第二逻辑单元对收到的帧校验成功后，根据所述帧完成相应操作；第二逻辑单元获取应用模块的返回结果或状态指示，确定操作是否成功。本专利技术的有益效果是通过在受控板中设置第二逻辑单元，与主控板的第一逻辑单元通信并与主控板中的CPU完成信号交互，在主控板的CPU控制下可以实现对受控板应用模块的管理控制，从而可以实现受控板的无CPU化，降低了受控板的成本，从而从整体上降低了具有统一机框管理架构的设备的管理控制成本。附图说明图1是目前通用的主受控板通信架构；图2是本专利技术实施例采用的利用低成本FPGA实现无CPU化的架构；图3是本专利技术实施例的数据通信处理流程。图4是本专利技术的一个应用实例的具体实施示意图。具体实施例方式下面通过具体实施方式结合附图对本专利技术作进一步详细说明。本专利技术的主要构思在于，利用逻辑单元，例如FPGA (现场可编程逻辑阵列)或者其他逻辑单元(例如EPLD，Erasable Programmable Logic Device，可擦除可编辑逻辑器件) 来实施受控板的管理控制，从而降低产品的生产和维护成本。其实施方案主要包括一种具有统一机框管理架构的设备，包括主控板和受控板，所述主控板包含CPU和与所述CPU相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述CPU之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述CPU的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。如图2所示，在图2的示例中，第一逻辑单元和第二逻辑单元均为FPGA，受控板采用低成本的FPGA代替CPU来完成对受控板的多种业务和配置的管理与控制。主控板下发给受控板控制命令，由受控板FPGA解包协议，并完成控制操作。受控板的控制和管理统一在主控板进行，由主控板的CPU软件进行封装。主控板CPU软件读写主控板上的FPGA，完成控制操作命令和数据的传递与接收。为保证主控板同时可操作多个受控板，主控板的协议封装由主控板CPU软件完成，并通过主控板FPGA各自分发到各个受控板槽位。主控板与受控板之间的通信接口(第一逻辑单元和第二逻辑单元之间)利用高速的串行总线，可以减少主控板与受控板在背板接口的信号线。受控板FPGA主要完成协议的解析，并按照预先制定的协议进行相应的操作。具体的操作根据不同的受控板业务类型来具体实现。主控板与受控板之间的接口主要有以下信号线时钟线高速时钟信号，保证数据的速率；数据线传递主受控板的通信数据，可选择半双工和双工模式，即单根单向线来节省走线或2根双向线保证实时性；使能线使能信号，用来控制选通主受控板之间的通路。与原有CPU受控板相比，本专利技术实施例中采用FPGA的无CPU受控板主要由以下不同1、替代CPU后，受控板的应用模块(例如进行业务处理的业务模块或者用于存储的存储模块等等，即FPGA与时钟模块之外的可以实现某种应用功能的模块)不变，FPGA取代CPU的控制接口。这些接口包括串行总线接口如I2Canter4ntegrated Circuit,两线式串行总线)、 SPI (Serial Peripheral Interface,本文档来自技高网...

【技术保护点】
１．一种具有统一机框管理架构的设备，包括主控板和受控板，其特征在于，所述主控板包含ＣＰＵ和与所述ＣＰＵ相连的第一逻辑单元，所述受控板包含第二逻辑单元、时钟模块、应用模块，所述第二逻辑单元通过通信接口与所述主控板的第一逻辑单元相连接以与所述第一逻辑单元通信而实现与所述ＣＰＵ之间的信号交互；所述第二逻辑单元通过控制接口与所述应用模块相连接，用于在所述ＣＰＵ的控制下对所述应用模块进行管理和控制；所述时钟模块用于通过读取预存在存储器中的预设配置字来完成第二逻辑单元和应用模块的时钟分发。

【技术特征摘要】

【专利技术属性】
技术研发人员：乔海龙，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94