本发明专利技术公开了一种基于HBT器件的可预置D触发器，主要解决现有技术工作速度慢、相位噪声高和工作频率低的问题。它包括第一锁存器(1)、第二锁存器(2)、预置电路(3)和选择电路(4)。第二锁存器的差分输出与预置电路连接，该预置电路用于对外部电路输入的预置信号进行采样并输出，第一锁存器、第二锁存器和预置电路的电流信号输入端与选择电路连接，该选择电路用于选择工作电路；所述单元电路中所有晶体管均采用异质结双极晶体管。本发明专利技术在选择信号的控制下能实现触发器功能或预置功能，具有工作速度快、相位噪声低以及工作频率高等优点，可应用于高速程序分频器中。
【技术实现步骤摘要】
本专利技术属于集成电路设计技术领 域，涉及触发器，尤其涉及一种基于HBT器件的可预置D触发器，可用于程序分频器中。
技术介绍
程序分频器是锁相式频率合成器中的重要组成部分，频率合成器的许多重要特性都与程序分频器的性能有关，比如程序分频器的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。因此提升程序分频器的速度、降低程序分频器的相位噪声，对于一个高性能频率合成器就显得尤为重要。程序分频器与固定分频器的根本区别就是程序分频器的分频比在一定范围内连续可变，分频比是可编程的。一般程序分频器的结构示意图如图1所示，其采用简单的二进制异步计数器结构实现分频功能，主要由可预置D触发器构成。一个含有N级可预置D触发器的程序分频器能实现2-2n任意自然数连续可变分频，其分频比控制方式为N位二进制值输入，其中N >2。由于可预置D触发器是组成程序分频器的主要成份，所以提高可预置D触发器的性能就可以提高程序分频器的性能，进而改善频率合成器的性能。图2是可预置D触发器电路单元的示意图。目前，可预置的D触发器一般都采用MOS管搭建。如文献“2003IEEE Conferenceon Electron Devices and Solid-State Circuits, pp. 269-272《A 2GHz programmablecounter with new re-loadable D flip-flop》”i艮道了由 M. A. D0、X. P. Yu禾口 J. G. Ma等人设计的一个可预置D触发器，该D触发器采用真单相结构，其由21个MOS管搭建起来的。这个可预置D触发器由于采用MOS管搭建，因而存在如下缺点1)工作速度慢，不适合应用于高速程序分频器；2)相位噪声高，使整个程序分频器的相位噪声高；3)工作频率低，不适合应用于较高频段的程序分频器。
技术实现思路
本专利技术的目的在于避免上述已有技术的缺点，提出一种基于HBT器件的可预置D 触发器，以降低相位噪声，提高工作速度和工作频率。为实现上述目的，本专利技术包括第一锁存器和第二锁存器，其中第二锁存器的差分输出端连接有预置电路，该预置电路采用差分结构，用于对外部电路输入的预置信号进行采样并输出；第一锁存器、第二锁存器和预置电路的电流信号输入端连接有选择电路，用于选择工作电路，即当外界输入给选择电路的正相选择信号LDP为低电平、反相选择信号LDN为高电平时，选择第一锁存器和第二锁存器工作，反之选择预置电路工作，以实现整个D触发器的工作模式在触发器模式和预置模式之间的切换；该第一锁存器、第二锁存器、预置电路和选择电路中的所有晶体管均采用异质结双极晶体管HBT。所述第一锁存器，包括第一差分电路Ql和Q2、第二差分电路Q5和Q6和第一交叉耦合电路Q3和Q4，该第一差分电路Ql和Q2的集电极分别与第一交叉耦合电路Q3和 Q4的集电极相连；第二差分电路中的Q5集电极与第一差分电路Ql和Q2的发射极连接，第二差分电路中的Q6与第一交叉耦合电路Q3和Q4的发射极连接。所述第二锁存器，包括第三差分电路Q8和Q9、第四差分电路Q12和Q13和第二交叉耦合电路QlO和Ql 1，该第三差分电路Q8和Q9的集电极分别与第二交叉耦合电路QlO和 Qll的集电极相连；第四差分电路中的Q12集电极与第三差分电路Q8和Q9的发射极连接， 第四差分电路中的Q13与第二交叉耦合电路QlO和Qll的发射极连接。所述预置电路，包括第五差分电路Q15和Q16以及晶体管Q17，该晶体管Q17的集电极与其基极相连后，与第五差分电路Q15和Q16的发射极相连，为第五差分电路Q15和 Q16提供直流偏置；该第五差分电路Q15和Q16的集电极分别与第二交叉耦合电路QlO和 Qll的集电极相连，用于对外界输入的预置信号采样并输出。所述选择电路，包括晶体管Q7、晶体管Q14和晶体管Q18，该晶体管Q7的发射极与晶体管Q18的发射极相连，组成一个差分对，用作选择工作模式的开关，同时该晶体管Q7的基极与晶体管Q14的基极相连，以使晶体管Q7和晶体管Q14能同时开启和关断；该晶体管 Q14的发射极与晶体管Q18的发射极相连，组成一个差分对，用作选择工作模式的开关；所述晶体管Q7、晶体管Q14和晶体管Q18的发射极均与用作电流源的晶体管Q19的集电极相连，以得到一个稳定的电流。本专利技术与现有技术相比具有如下优点1)由于本专利技术中第二锁存器的差分输出端连接有预置电路，使整个可预置触发器能实现预置功能，并且工作速度快，可适用于高速的程序分频器中；2)由于本专利技术中第一锁存器、第二锁存器和预置电路的电流信号输入端连接有选择电路，使可预置D触发器能实现工作模式的切换，并且切换速度快，进而提高整个程序分频器的工作速度；3)由于本专利技术采用了异质结双极晶体管HBT，该晶体管相噪特性优良、频率特性好，所以由其搭建的可预置D触发器的相位噪声低、工作频率高。附图说明图1是现有程序分频器的结构示意图；图2是现有可预置D触发器电路单元示意图；图3是本专利技术基于HBT器件的可预置D触发器的结构框图；图4是本专利技术基于HBT器件的可预置D触发器的电路原理图；图5是本专利技术的仿真结果图。具体实施例方式为使本专利技术的技术方案更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。参照图3，本专利技术提供的可预置D触发器包括第一锁存器1、第二锁存器2、预置电路3和选择电路4。其中，第一锁存器1的差分输出连接第二锁存器2的差分输入，两者相连构成一个主从结构的D触发器；第二锁存器2的差分输出与预置电路3连接，该预置电路3采用差分结构，其对外部电路输入的预置信号进行采样并输出；第一锁存器1、第二锁存器2和预置电路3的电流信号输入端与选择电路4连接，由选择电路4控制整个可预置 D触发器实现触发器功能或预置功能。参照图4，所述的可预置D触发器中，各个单元电路的结构如下第一锁存器1，主要由第一差分电路Ql和Q2，第二差分电路Q5和Q6，第一交叉耦合电路Q3和Q4，偏置电阻Rl和R2组成。该第一差分电路Ql和Q2的集电极分别与偏置电阻Rl和R2相连，使偏置电阻Rl和R2为第一差分电路Ql和Q2提供直流偏置，同时，第一差分电路中Ql和Q2的集电极分别与第一交叉耦合电路Q3和Q4的集电极相连，以使第一差分电路Ql和Q2采样得到的信号输出给第一交叉耦合电路Q3和Q4 ；第二差分电路中Q5 的集电极与第一差分电路中Ql和Q2的发射极连接，使外界输入给Q5的正相时钟信号CLKP 能控制第一差分电路中Ql和Q2的电流大小，第二差分电路中Q6的集电极与第一交叉耦合电路中Q3和Q4的发射极连接，使外界输入给Q6的反相时钟信号CLKN能控制第一交叉耦合电路Q3和Q4的电流大小。所述第一锁存器1只有在可预置D触发器处于触发器工作模式时开始工作，工作时，当输入正相时钟信号CLKP为高电平、反相时钟信号CLKN为低电平时，第一锁存器1对输入的正相数据信号DP和反相数据信号DN进行采样，并且输出给第二锁存器2 ；当输入的正相时钟信号CLKP为低电平、反相时钟信号CLKN为高电平时，其输出第一交叉耦合电路Q3和Q4锁存的信号给第二锁存器2。第二锁存器2，主要由第三差分本文档来自技高网...
【技术保护点】
１．一种基于ＨＢＴ器件的可预置Ｄ触发器，包括第一锁存器（１）和第二锁存器（２），其特征在于：第二锁存器（２）的差分输出端连接有预置电路（３），该预置电路（３）采用差分结构，用于对外部电路输入的预置信号进行采样并输出；第一锁存器（１）、第二锁，以实现整个Ｄ触发器的工作模式在触发器模式和预置模式之间的切换；所述第一锁存器（１）、第二锁存器（２）、预置电路（３）和选择电路（４）中的所有晶体管均采用异质结双极晶体管ＨＢＴ。存器（２）和预置电路（３）的电流信号输入端连接有选择电路（４），用于选择工作电路，即当外界输入给选择电路（４）的正相选择信号ＬＤＰ为低电平、反相选择信号ＬＤＮ为高电平时，选择第一锁存器（１）和第二锁存器（２）工作，反之选择预置电路（３）工作
【技术特征摘要】
【专利技术属性】
技术研发人员：张玉明，项萍，吕红亮，张玉娟，杨实，张金灿，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。