存储器共享系统及方法技术方案

本发明专利技术涉及一种存储器共享系统及存储器共享方法。存储器共享系统包含主控制装置、从属控制装置及存储器装置。主控制装置选择性地产生一时钟信号给存储器装置；从属控制装置接收时钟信号，并利用延迟锁相回路追踪时钟信号以产生一输出信号，使得输出信号对齐时钟信号；以及，主控制装置仲裁存储器装置的存取权。

【技术实现步骤摘要】

本专利技术涉及存储器的共享(memory sharing)，特别地，有关于一种能够适用于新一代具有高数据传输速率的存储器装置的存储器共享系统、存储器共享装置及其运作方法。
技术介绍
近年来，随着科技不断地演进，各种储存装置及储存技术亦有着相当显著的进展。 尤其在现今信息爆炸的时代，各式各样的信息处理设备，例如个人电脑、笔记型电脑、智慧型手机或个人数位助理等，均已成为现代人日常生活中不可或缺的工具，也连带使得存储器等储存装置的需求大增。一般而言，在信息处理设备中，存储器装置的数据总线(data bus)通常会耦接至仲裁器(arbiter)，以供多个控制装置透过数据总线进行数据的储存或读取，例如中央处理单元(Central Processing Unit，CPU)、影像处理器、声音处理器或其他周边设备 (peripheral)等，藉由仲裁器来决定数据总线的支配权属于哪一个控制装置。随着目前市面上的信息处理设备逐渐朝向即时(real time)应用的方向发展，例如多媒体应用中的影音同步播放、影像撷取或录制、电话通讯等，再加上中央处理单元的规格不断地提升，因此，信息处理设备对于存储器装置的数据传输速率的要求亦愈来愈高。 以目前市面上的双倍数据速率动态随机存取存储器(Double DataRate Dynamic Random Access Memory, DDR-DRAM)为例，其时钟频率即需高达数百MHz以上，容量也日益提升。因此，本专利技术的主要目的在于提供一种存储器共享系统、存储器共享装置及其运作方法，以解决上述问题。
技术实现思路
本专利技术揭示了一种存储器共享系统，包含主控制装置、从属控制装置及存储器装置。主控制装置经由数据总线耦接至存储器装置，用以发出时钟信号给存储器装置；从属控制装置耦接至主控制装置，并经由数据总线耦接至存储器装置，从属控制装置包含延迟锁相回路，其接收时钟信号，延迟锁相回路追踪时钟信号，主控制装置与从属控制装置可经由数据总线存取存储器装置。较佳地，从属控制装置可主张一请求信号给主控制装置，以请求存储器装置的存取权，且主控制装置可主张一允许信号以回应于请求信号，以授予存储器装置的存取权给从属控制装置；较佳地，主控制装置可同时监测数据总线的数据传输情形。 当主控制装置欲收回数据总线的存取权时，主控制装置主张一收回信号至从属控制装置， 从属控制装置根据收回信号于一预定时间内将数据总线的存取权交还给主控制装置，较佳地，从属控制装置发出一全部页面关闭指令至存储器装置后，再交还数据总线的存取权。主控制装置或从属控制装置可周期性发出一更新指令至存储器装置。延迟锁相回路接收时钟信号，并追踪时钟信号的相位以产生一输出信号，例如数据闪控信号或命令信号，以供从属控制装置经由数据总线存取存储器装置的运作。较佳地，主控制装置还产生一时钟致能信4号给存储器装置，且主控制装置选择性地产生时钟信号给存储器装置以回应于时钟致能信号。本专利技术亦揭示一种存储器共享方法，用于一存储器共享系统中，存储器共享系统包含主控制装置、从属控制装置及存储器装置，包含下列步骤主控制装置选择性地产生一时钟信号给存储器装置；从属控制装置接收时钟信号，并利用延迟锁相回路追踪时钟信号以产生一输出信号，例如数据闪控信号或命令信号，使得输出信号对齐时钟信号；以及，主控制装置仲裁该存储器装置的一存取权，较佳地，从属控制装置主张一请求信号给主控制装置，以请求该存储器装置的存取权，主控制装置主张一允许信号给从属控制装置，以回应于请求信号。较佳地，主控制装置可主张一收回信号给从属控制装置，从属控制装置于一预定时间内将存储器装置的存取权交还给主控制装置，以回应于该收回信号。关于本专利技术的优点与精神可以藉由以下的专利技术详述及附图得到进一步的了解。附图说明图1绘示了根据本专利技术的第一具体实施例的存储器共享系统的电路方块图。图2绘示了从属控制装置的延迟锁相回路的详细电路方块图。图3绘示了请求信号及授予信号与时钟信号间的对应关系的示意图。图4绘示了根据本专利技术的第二具体实施例的存储器共享系统的电路方块图。图5绘示了根据本专利技术的第五具体实施例的存储器共享系统运作方法的流程图。图6绘示了主控制装置自目前拥有数据总线的支配权的从属控制装置收回支配权的流程图。主要元件符号说明S10-S22 流程步骤1、2:存储器共享系统10,20 存储器装置12,22 主控制装置14 从属控制装置142 延迟锁相回路102,202 数据总线CLK 存储器时钟CKE 时钟致能信号elk:时钟接脚DQS 数据控制接脚DQ 数据接脚CMD 指令接脚1422,1427 1428 多工器1423 时钟树合成复制器1424、1430 正反器1425 输入端延迟复制器1426 输出端延迟复制器1420 相位检测器1421 可调延迟器Z 时钟信号V 控制信号24 第一从属控制装置25 第二从属控制装置T 时钟周期具体实施例方式本专利技术的主要目的在于提出一种存储器共享系统、存储器共享装置及其运作方法。图1绘示了存储器共享系统的功能方块图，存储器共享系统1包含存储器装置10、主(master)控制装置12及从属(slave)控制装置14。主控制装置12提供存储器时钟CLK 给存储器装置10与从属控制装置14 ；从属控制装置14经由双向控制总线16耦接至主控制装置12 ；主控制装置12、从属控制装置14及存储器装置10耦接于数据总线102。存储器装置10可以是任何种类的存储器，例如双倍数据速率动态随机存取存储器(DDR-DRAM)等； 主控制装置12及从属控制装置14可以是任何可以存取存储器装置10的控制装置，例如微处理器等，但不以此实施例所述为限。举例而言，双向控制总线16可包括请求信号、允许信号以及收回信号。在此实施例中，主控制装置12提供存储器时钟CLK给存储器装置10作为数据存取的参考，当需要进行数据存取时，主控制装置12透过主张时钟致能信号CKE并驱动存储器时钟CLK至存储器装置10，主控制装置12与从属控制装置14透过双向信号总线16的协定沟通可共享存储器装置10，藉以减少不必要的功率消耗。图2绘示从属控制装置14所包含的延迟锁相回路(DLL) 142的详细示意图。当从属控制装置14自主控制装置12接收到该时钟信号后，从属控制装置14的延迟锁相回路 142追踪(track)该时钟信号的相位(phase)以输出一参考信号。图2中的存储器装置10 的elk接脚代表的是时钟接脚；DQS接脚代表的是数据闪控(DataStrobe，DQQ接脚；DQ接脚代表的是数据接脚；CMD接脚代表的是指令接脚。举例而言，存储器装置10可为DDR-DRAM，DDR-DRAM在介面数据传输上，可以在时钟信号的上升沿与下降沿时各传输一次数据，这使得DDR-DRAM的数据传输速率可以为传统DRAM的增倍。DDR-DRAM具有一个双向的数据闪控DQS接脚，作为数据倍速存取时的参考。如图2所示，假设时钟频率为200MHz，当主控制装置12输出至从属控制装置14的时钟信号Z进入延迟锁相回路142后，依序经过多工器1422对其进行匹配(matching)、时钟树合成复制器1423对其进行时钟树合成(Clock Tree Synthesis, C本文档来自技高网...

【技术保护点】
１．一种存储器共享系统，包含：一存储器装置；一主控制装置，经由一数据总线耦接至该存储器装置，主控制装置发出一时钟信号给该存储器装置；以及一从属控制装置，耦接至该主控制装置并经由该数据总线耦接至该存储器装置，包含一延迟锁相回路，其接收该时钟信号，该延迟锁相回路追踪该时钟信号之相位；其中，该主控制装置与该从属控制装置可经由该数据总线存取该存储器装置。

【技术特征摘要】

【专利技术属性】
技术研发人员：魏骏恺，黄柏菘，陈逸琳，叶明杰，李志杰，
申请(专利权)人：晨星软件研发深圳有限公司，晨星半导体股份有限公司，
类型：发明
国别省市：94