对精简标准单元库进行优化的方法技术

本发明专利技术公开了一种对精简标准单元库进行优化的方法，该方法包括：选择实现所需电路功能的基本单元，该基本单元至少包括反相器、缓冲器、基本门单元、混合门单元、运算单元和时序单元；在精简标准单元库中增加延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元；采用逻辑分解方式选择多输入逻辑；以及采用驱动分解方式实现多驱动能力。本发明专利技术在电路的性能和实现复杂度上面做折中，减少了版图图形形状的个数，有利于光刻友好，使可分辨率增强，提高了电路的可制造性和实现的高效性，又在一定程度上保证了电路的性能。

【技术实现步骤摘要】

本专利技术涉及65纳米集成电路制造工艺和版图设计
，具体涉及一种。
技术介绍
标准单元库是LSI/VLSI自动化设计的必要条件，从前端功能仿真到后端版图实现支撑着整个自动化设计流程。当集成电路的特征尺寸降到65纳米的时候，IC制造技术遇到了空前的挑战，由于设计规模越来越大，复杂度越来越高。可制造性已经成为了集成电路设计的一个重要考虑因素，从现有的设计流程来说，65纳米标准单元的设计技术也面临重大挑战。对标准单元库进行针对可制造性优化是一个最关键的步骤。传统标准单元库的建立原则是希望选择尽可能丰富的单元类型，使得电路综合工具在综合过程中有更多的选择，实现以最小的代价满足速度、功耗和面积等各种约束条件。 但是，这样的标准单元库使得纳米加工时图形数据样式繁琐，数据处理量巨大，不利于电路光刻，使可制造性问题面临更加复杂的挑战，直接影响生产的效率。实际上，在含有400个单元以上的标准单元库中，并非每个单元对于逻辑功能的实现都是必需的。一般来说，高驱动能力的单元是为了满足紧张的时序要求，而多输入单元则是为了降低面积。对于功耗，标准单元库中一般对每个单元都设计有低功耗类型，这种单元的驱动能力一般是最小的，而且对于这种单元的使用有一定的技巧，在没有专门的低功耗设计要求情况下一般是不使用的。而业界的一致看法是，几百万门以下规模的设计是不需要低功耗设计的，因此低功耗单元的使用率较低。而一个标准单元库必须包括哪些单元并没有一个确定的标准，都是靠经验来设计的，大多数单元的功能都可以用基本单元来实现。因此，当一个标准单元库的规模缩小到一定程度时，其在速度，功耗，面积方面依然是可以接受的，这样就会简化可制造性问题，减少数据处理量，很大程度的提高了生产效率。
技术实现思路
(一)要解决的技术问题为了解决现有技术中先进ASIC数字电路的设计和可制造性问题，本专利技术提供一种。( 二 )技术方案为了达到上述目的，本专利技术采用的技术方案为一种，该方法包括选择实现所需电路功能的基本单元，该基本单元至少包括反相器、缓冲器、基本门单元、混合门单元、运算单元和时序单元；在精简标准单元库中增加延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元；采用逻辑分解方式选择多输入逻辑；以及采用驱动分解方式实现多驱动能力。上述方案中，所述选择实现所需电路功能的基本单元的步骤，是在确保能实现所需电路功能的要求下选择需要的基本单元，通过对这些基本单元进行适当逻辑组合，能够遍历所有的复杂逻辑。上述方案中，所述延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元，是用于满足前后端的设计需求，保证精简标准单元库中必须实现的功能而在精简标准单元库中增加的功能单元。上述方案中，所述采用逻辑分解方式选择多输入逻辑的步骤中，对于4输入逻辑采用由两个2输入逻辑实现，或者采用1个3输入逻辑和一个1输入逻辑实现。上述方案中，所述采用逻辑分解方式选择多输入逻辑的步骤中，对于5输入逻辑采用由一个2输入逻辑和一个3输入逻辑实现。上述方案中，所述采用驱动分解方式实现多驱动能力的步骤中，对于反相器和缓冲器，单独设计了 X4、X8和X16，以缓解时序的紧张；对于其他逻辑功能的更高驱动实现，采用将现有逻辑并联或者级联的方式来实现高驱动逻辑。(三)有益效果与现有技术相比，本专利技术技术方案产生的有益效果为1、本专利技术通过精简标准单元库数量，采用尽可能少的、真正需要的单元来实现标准单元库的搭建，减少了版形形状的个数，有利于光刻友好，使可分辨率增强，提高了电路的可制造性。2、本专利技术运用和传统标准单元库相反的思路，采用尽可能少的、频繁需要的单元来实现尽可能复杂的逻辑，从而在电路的性能和实现复杂度上面做折中，减少了版形形状的个数，有利于光刻友好，使可分辨率增强，提高了电路的可制造性和实现的高效性， 又在一定程度上保证了电路的性能。附图说明图1为依照本专利技术实施例的优化精简标准单元库的方法流程图；图2为依照本专利技术实施例的65纳米精简标准单元库单元列表的示意图；图3为依照本专利技术实施例的驱动分解方式实现多驱动能力的示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。本专利技术是在保证电路性能的情况下，将标准单元库所包含的单元种类降到一个临界数值，即采用尽可能少的、频繁需要的单元来尽可能遍历所有的复杂逻辑，从而实现单元库的精简，简化可制造性问题。本专利技术提供的，包括选择实现所需电路功能的基本单元，该基本单元至少包括反相器、缓冲器、基本门单元、混合门单元、运算单元和时序单元；在精简标准单元库中增加延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元；采用逻辑分解方式选择多输入逻辑；以及采用驱动分解方式实现多驱动能力。传统的标准单元库包含上百个单元，然而，很多单元在电路综合时对电路的性能影响不大。但是，例如反相器，与非门，或非门等基本单元则经常被用到，是构建电路的基本必须单元。更复杂的单元譬如8输入加分器等很少被使用。电路的性能不会因为这些单元的减少而有所下降。由于这些复杂单元使用率很低，真正需要时，本专利技术可以用基本的简单的单元来构建，不论是在电路面积，功耗还是时序方面，这样相对于完整标准单元库虽然有损失，但是损失集中在5% -10%这个范围内，这个范围内的损失在标准单元区域内是完全可以接受的。由于特征尺寸的减小，为了降低可制造性的难度，本专利技术期望使用尽可能少种类的逻辑单元来实现电路功能。要想达到这一目标，必须采用一定的方法选择标准单元。本专利技术提供的对标准单元库进行优化的方法，运用了与传统标准单元库相反的思路，选择频繁需要的单元来实现尽可能复杂的逻辑，具体包括以下步骤首先，在确保能实现所有所需电路功能的要求下，选择需要的最基本单元，比如反相器，缓冲器，基本门单元，混合门单元，运算单元和时序单元，通过这些单元的适当逻辑组合尽可能遍历所有的复杂逻辑。其次，随着集成电路特征尺寸的日益缩小，65纳米节点出现了特殊工艺可制造性问题，作为一个实用的标准单元库，必须完整的考虑前后端的设计需求，因此本专利技术引进多种特殊单元，譬如延迟单元，上拉/下拉单元，填充单元，电容填充单元，衬底链接以及天线效应抑制单元，以保证精简标准单元库中必须实现的功能。第三，采用逻辑分解方式(Decomposition)选择多输入逻辑。例如，4输入逻辑可以由两个2输入逻辑或者1个3输入逻辑和一个1输入逻辑实现，5输入逻辑可以由一个2 输入逻辑和一个3输入逻辑实现，所以，对于像4输入和5输入这样的多输入逻辑在单元库中所起的作用更多的是面积方面的优化，而门延迟实际是和输入数目的平方成正比的，因此，高输入逻辑门对于延迟优化一般是起负作用的。而上述的逻辑分解方式还是十分有效的，不会引入太多的面积损失。第四，采用驱动分解方式实现多驱动能力，为了在不过多增加单元种类的情况下解决驱动能力的问题，本专利技术采取如下方案对于反相器和缓冲器，本专利技术单独设计了 X4、 X8和X16，其目的是缓解时序的紧张，对于其他逻辑功能的更高驱动实现，本专利技术依然本着尽量不增加单元种类的原则，本专利技术采用将现有逻辑并联或者级联的方式来实现高驱动逻辑，这种方式会本文档来自技高网...

【技术保护点】
１．一种对精简标准单元库进行优化的方法，其特征在于，该方法包括：选择实现所需电路功能的基本单元，该基本单元至少包括反相器、缓冲器、基本门单元、混合门单元、运算单元和时序单元；在精简标准单元库中增加延迟单元、上拉／下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元；采用逻辑分解方式选择多输入逻辑；以及采用驱动分解方式实现多驱动能力。

【技术特征摘要】
1.一种对精简标准单元库进行优化的方法，其特征在于，该方法包括选择实现所需电路功能的基本单元，该基本单元至少包括反相器、缓冲器、基本门单元、混合门单元、运算单元和时序单元；在精简标准单元库中增加延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元；采用逻辑分解方式选择多输入逻辑；以及采用驱动分解方式实现多驱动能力。2.根据权利要求1所述的对精简标准单元库进行优化的方法，其特征在于，所述选择实现所需电路功能的基本单元的步骤，是在确保能实现所需电路功能的要求下选择需要的基本单元，通过对这些基本单元进行适当逻辑组合，能够遍历所有的复杂逻辑。3.根据权利要求1所述的对精简标准单元库进行优化的方法，其特征在于，所述延迟单元、上拉/下拉单元、填充单元、电容填充单元、衬底链接以及天线效应抑制单元，是用于...

【专利技术属性】
技术研发人员：罗海燕，陈岚，尹明会，赵劼，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11