副延迟元件(14)具有与主延迟元件(10)相同的结构，对于从第1选择器(12)输出的选择时钟信号(CLK1)施加与偏压(Vbias)相应的延迟(τ)。相位检测器(18)生成与通过了副延迟元件(14)的选择时钟信号(CLK2)和通过了旁路路径(16)的选择时钟信号(CLK3)的相位差相应的相位检测信号(Spd)。计数器(20)进行与相位检测信号(Spd)相应的计数工作。D/A转换器(22)将与计数器(20)的计数值相应的偏压(Vbias)提供给主延迟元件(10)和副延迟元件(14)。初始化部(34)使DLL电路实际工作，基于计数器(20)的计数值的变动量设定D/A转换器(22)的基准电压(Vref)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种延迟电路，尤其涉及通过反馈使延迟量稳定的技术。
技术介绍
测试半导体器件的自动测试装置(Automatic Test Equipment,以下称为ATE)安装有用于控制要提供给被测试器件(以下称为DUT)的测试图案的定时的定时发生器。定时发生器能够按测试图案的每一周期任意地设定各数据的边沿定时。通过逻辑部和高精度部这二个阶段执行边沿的定时调节。逻辑部以测试器工作时钟的周期为单位，使边沿的定时移位。高精度部以高于提供给逻辑部的时钟信号的周期的分辨率调节延迟量。例如高精度电路通过粗延迟(Coarse Delay)和微小延迟(Fine Delay) 这2阶段使脉冲的边沿延迟。赋予粗延迟的延迟电路采用如下方式使赋予单位延迟量的门极延迟元件级联连接，切换其级数，由此控制延迟量。门极延迟元件的延迟量随着温度、电源电压而变动。为了抑制延迟量的变动，提出了使用 DLL(Delay Locked Loop，延迟锁相环)、PLL(Phase Locked Loop，锁相环)方式通过反馈来使门极延迟元件的延迟量稳定的技术。
技术实现思路
本专利技术是鉴于上述情况而做成的，其总的目的在于提供一种能够高精度地进行校准的延迟电路。本专利技术的一个方案涉及对输入信号赋予延迟的延迟电路。该延迟电路包括主延迟元件，对输入信号赋予与偏压相应的延迟；第1选择器，接收基准时钟信号和环路时钟信号，并选择其中一方；副延迟元件，具有与主延迟元件相同的结构，对从第1选择器输出的选择时钟信号赋予与偏压相应的延迟；旁路路径，用于旁通副延迟元件；相位检测器，检测通过了副延迟元件的选择时钟信号与通过了旁路路径的选择时钟信号的相位差，生成具有与相位差相应的电平的相位检测信号；计数器，根据来自相位检测器的相位检测信号的电平进行计数工作；D/A转换器，将计数器的计数值转换为模拟电压，将其作为偏压提供给主延迟元件和副延迟元件；偏置电路，生成D/A转换器的基准电压；以及环路振荡器，具有第2 选择器，并在第1选择器选择了环路时钟信号的状态下，作为振荡器进行工作，所述第2选择器接收通过了副延迟元件的选择时钟信号和通过了旁路路径的选择时钟信号，选择其中一方作为环路时钟信号提供给第1选择器。根据该方案，当使第1选择器选择基准时钟时，形成DLL (Delay Locked Loop)，能够进行稳定化使延迟电路的延迟量与基准时钟的周期相等。另外，通过组合第1选择器与第2选择器的状态，能够灵活地执行校准过程，因此能够高精度地校准延迟电路。某一方案的延迟电路还可以包括初始化部，其在使延迟电路初始化的校准过程中，在第1选择器选择了基准时钟信号的状态下，使延迟电路工作，监控计数器的计数值， 设定基准电压以使计数值的变动量包含在预定的范围内。使延迟电路实际工作来监控计数值，并基于其变动量设定基准电压，由此能够可靠地确保所需的跟踪量。也可以是，初始化部在校准过程中，在第1选择器选择了基准时钟信号的状态下， 以预定时间使延迟电路工作，设定基准电压以避免计数器的计数值溢出或下溢。某方案的延迟电路还可以具有测量环路振荡器的周期的周期测量部。初始化部可以基于由周期测量部测量出的周期，设定基准电压和计数器的初始值的至少一方。根据该方案，基于环路振荡器的周期使延迟电路初始化，从而能够实现更高精度的校准。初始化部可以在基于计数值的变动量设定基准电压之前，基于周期对基准电压和计数器的初始值的至少一方进行粗调。初始化部可以执行以下的处理。1.在第1选择器选择环路时钟信号、第2选择器选择通过了旁路路径的选择时钟信号，并将计数器固定在某初始值的状态下，获得由周期测量部测量出的环路振荡器的第1 周期。2.在第1选择器选择环路时钟信号、第2选择器选择通过了副延迟元件的选择时钟信号，并将计数器固定在某初始值的状态下，获得由周期测量部测量出的环路振荡器的第2周期。3.设定基准电压和初始值的至少一方，使得第2周期与第1周期的差量被包含在预定的范围内。第1周期与第2周期的差量将会表示副延迟元件的有效延迟量。因此基于该差量对延迟电路进行初始化，能够实现更高精度的校准。规定周期的差量的预定范围可以含有基准时钟信号的周期。此时，能够在被初始化了的状态下，使副延迟元件的延迟量接近基准时钟信号的周期。初始化部也可以执行以下的处理。1.在第1选择器选择环路时钟信号、第2选择器选择通过了副延迟元件的选择时钟信号，并且将计数器固定在第1计数值的状态下，获得由周期测量部测量出的环路振荡器的第3周期。2.在第1选择器选择环路时钟信号、第2选择器选择通过了副延迟元件的选择时钟信号，并且将计数器固定在第2计数值的状态下，获得由周期测量部测量出的环路振荡器的第4周期。3.通过用第1计数值与第2计数值的差除第3周期与第4周期的差来获得分辨率。4.设定基准电压，以使所获得的分辨率包含在预定的范围内。这样得到的分辨率成为设定DLL电路的环路增益的参数。因此，利用该处理能够最优化环路增益。初始化部可以在基于计数值的变动量设定基准电压之前，基于分辨率粗调基准电压。本专利技术的其他方案涉及一种安装在对被测试器件提供测试图案的测试装置上的定时发生器。定时发生器具有对用于设定测试图案的边沿定时的信号赋予预定延迟的上述任一方案的延迟电路。本专利技术的其他方案涉及一种对被测试器件提供测试图案的测试装置。该测试装置具有产生测试图案的图案生成器和使测试图案的边沿定时任意地变化的上述定时发生器。另外，使以上的结构要素的任意组合、本专利技术的结构要素或表现在方法、装置等之间相互置换而得到的方案作为本专利技术的方式也是有效的。根据本专利技术，能够高精度地校准延迟电路。附图说明图1是表示实施方式的延迟电路的结构的电路图。图2是表示图1的延迟电路实际工作时基准电压Vref与计数器值COUNT的关系的图。图3是表示组合了第1校准处理至第3校准处理的校准过程的流程图。图4是表示使用了图1的延迟电路的定时发生器和测试装置的结构的框图。图5是表示变型例的延迟电路的结构的电路图。标号说明10...主延迟元件、12...第1选择器、14...副延迟元件、16...旁路路径、 18...相位检测器、20...计数器、22... D/A转换器、24...偏置电路、26...第2选择器、 27...脉冲发生器、28. . . OR门极、30...环路振荡器、32...周期测量部、34...初始化部、 40...延迟电路、2...定时发生器、100...测试装置。具体实施例方式以下，参照附图并基于优选实施方式对本专利技术进行说明。针对各图所示的相同或等效的结构要素、部件、处理标以相同的标号，适当省略重复说明。另外，实施方式并不用于限定专利技术而仅是例示，记载于实施方式中的所有特征及其组合并不一定是本专利技术的本质。在本说明书中，“部件A与部件B连接的状态”是指除了包含部件A与部件B直接物理连接的情况之外，还包含部件A与部件B通过不会对电连接状态带来影响的其他部件而间接连接的情况。同样地，“部件C设置在部件A与部件B之间的状态”是指除了包含部件A与部件 C、或者部件B与部件C直接连接的情况之外，还包含通过不会对电连接状态带来影响的其他部件而间接连接的情况。 图1是表示实施方式的延迟电路40的结构的电路图。延迟电路4本文档来自技高网...
【技术保护点】
１．一种延迟电路，其对输入信号赋予延迟，其特征在于，包括：主延迟元件，对所述输入信号赋予与偏压相应的延迟；第１选择器，接收基准时钟信号和环路时钟信号，选择其中一方；副延迟元件，具有与所述主延迟元件相同的结构，对从所述第１选择器输出的选择时钟信号赋予与偏压相应的延迟；旁路路径，用于旁通所述副延迟元件；相位检测器，检测通过了所述副延迟元件的所述选择时钟信号与通过了所述旁路路径的所述选择时钟信号的相位差，生成具有与相位差相应的电平的相位检测信号；计数器，进行与来自所述相位检测器的所述相位检测信号的电平相应的计数工作；Ｄ／Ａ转换器，将所述计数器的计数值转换为模拟电压，将其作为所述偏压提供给所述主延迟元件和所述副延迟元件；偏置电路，生成所述Ｄ／Ａ转换器的基准电压；环路振荡器，具有第２选择器，并在所述第１选择器选择了所述环路时钟信号的状态下，作为振荡器进行工作，所述第２选择器接收通过了所述副延迟元件的所述选择时钟信号和通过了所述旁路路径的所述选择时钟信号，选择其中一方作为所述环路时钟信号提供给所述第１选择器。
【技术特征摘要】
【国外来华专利技术】1.一种延迟电路，其对输入信号赋予延迟，其特征在于，包括 主延迟元件，对所述输入信号赋予与偏压相应的延迟；第1选择器，接收基准时钟信号和环路时钟信号，选择其中一方； 副延迟元件，具有与所述主延迟元件相同的结构，对从所述第1选择器输出的选择时钟信号赋予与偏压相应的延迟；旁路路径，用于旁通所述副延迟元件；相位检测器，检测通过了所述副延迟元件的所述选择时钟信号与通过了所述旁路路径的所述选择时钟信号的相位差，生成具有与相位差相应的电平的相位检测信号；计数器，进行与来自所述相位检测器的所述相位检测信号的电平相应的计数工作； D/A转换器，将所述计数器的计数值转换为模拟电压，将其作为所述偏压提供给所述主延迟元件和所述副延迟元件；偏置电路，生成所述D/A转换器的基准电压；环路振荡器，具有第2选择器，并在所述第1选择器选择了所述环路时钟信号的状态下，作为振荡器进行工作，所述第2选择器接收通过了所述副延迟元件的所述选择时钟信号和通过了所述旁路路径的所述选择时钟信号，选择其中一方作为所述环路时钟信号提供给所述第1选择器。2.根据权利要求1所述的延迟电路，其特征在于，还包括初始化部，所述初始化部在使所述延迟电路初始化的校准过程中，在所述第1 选择器选择了所述基准时钟信号的状态下，使所述延迟电路工作，监控所述计数器的计数值，设定所述基准电压以使所述计数值的变动量包含在预定的范围内。3.根据权利要求2所述的延迟电路，其特征在于，所述初始化部在所述校准过程中，在所述第1选择器选择了所述基准时钟信号的状态下，使所述延迟电路工作预定时间，设定所述基准电压以避免所述计数器的计数值溢出或下溢。4.根据权利要求2所述的延迟电路，其特征在于， 还具有测量所述环路振荡器的周期的周期测量部，所述初始化部基于由所述周期测量部测量出的周期，设定所述基准电压和所述计数器的初始值的至少一方。5.根据权利要求4所述的延迟电路，其特征在于，所述初始化部在基于所述计数值的变动量设定所述基准电压之前，基于所述周期对所述基准电压和所述计数器的初始值的至...
【专利技术属性】
技术研发人员：佐藤直树，
申请(专利权)人：株式会社爱德万测试，
类型：发明
国别省市：JP
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