一种单芯片异步通信接口制造技术

本发明专利技术公开了一种单芯片异步通信接口。本发明专利技术的单芯片异步通信接口包括时用于提供时钟信号的时钟模块；用于同外部网络进行异步握手通信，并产生控制信号控制数据的输入，以及经过处理后的数据的输出，同时控制时钟模块的启停的输入输出控制器；以及用于根据输入输出控制器的控制信号对输入的数据流进行分发，处理和同步，并将处理后的数据输出至外部网络的同步块。本发明专利技术的单芯片异步通信接口通过同步块在时钟的驱动下，根据输入输出控制器的控制信号完成对输入的外部网络数据的同步和处理，并将处理后的数据输出至外部网络，从而满足了异步通信网络之间的数据同步和传输，进而实现网络中不同IP核之间的互连。

【技术实现步骤摘要】

本专利技术涉及集成电路领域，尤其涉及一种单芯片异步通信接口。
技术介绍
随着集成电路工艺技术的不断进步，在深亚微米工艺节点下，集成电路设计方法学进入基于IP (Intellectual Property core，内核模块)核复用技术的片上系统(SOC， System On A Chip，系统级芯片)芯片设计。在SOC设计中，IP核间的互联结构是实现IP核可重用性和系统可扩展性的关键， 也是加速复杂和大型SOC设计和测试的关键。如图1示，采用专用直连线实现核间通信导致大量的互连引脚、较长的路由时间、较大的路由面积和不可扩展的系统，很少有设计采用这种方式；目前最常用的基于总线互连的核间通信结构，由于其减少的互连引脚、简化的布线资源以及较高的可扩展性而受到人们推崇，但是由于其共享的总线带宽而无法满足大规模系统的性能需求。同时，单芯片内IP核的数量和规模越来越大，伴随着不同类型存储器模块的使用，大型高性能数字系统设计中，同步设计方法遇到的问题也越来越多。时钟频率由于受到最大延迟操作的影响，不利于提高芯片的工作频率；系统时钟的分布也越来越复杂，不利于同步设计和多时钟设计的实现；芯片内部工作频率达到GHz以上时，时钟漂移和互连线延迟对时钟分布的影响也不容忽视；出于低功耗的考量，对于无效时钟操作的能量管理也十分必要。为解决上述问题，众多研究者提出基于异步交换网络的全局异步局部同步(GALS， Global Asynchronous Local Synchronous)工作模式的SOC芯片设计，又被称为片上网络 (N0C,Networks-on-Chip)芯片。片上网络可以提供理论上无限的可扩展性，还提供了标准化以及通信基础结构可重用的可能性，是未来大型数字系统芯片的发展方向。为实现片上网络中不同IP核之间的通信，同时满足IP核的可重用性，在连接到异步交换网络之前，需要对IP核进行接口设计或者包装，此接口设计需要满足异步通信网络之间的数据同步和传输。
技术实现思路
本专利技术要解决的主要技术问题是，提供一种单芯片异步通信接口及单芯片异步通信方法，能够满足异步通信网络之间的数据同步和传输，从而可用于基于异步通信的片上网络中不同IP核之间的互连。为解决上述技术问题，本专利技术采用的技术手段如下一种单芯片异步通信接口，包括时钟模块、同步块、输入输出控制器，所述时钟模块与所述同步块相连，用于向所述同步块提供时钟信号；所述输入输出控制器与所述时钟模块和所述同步块相连，用于同外部网络进行异步握手通信，并产生控制信号控制数据输入所述同步块，以及经过所述同步块处理后的数据的输出，同时控制所述时钟模块的启停；所述同步块用于根据所述控制信号和时钟信号，对输入的数据进行同步和处理，并将处理后的数据进行同步并输出。进一步地，所述输入输出控制器包括与所述时钟模块和同步模块相连的输入控制器和输出控制器，所述输入控制器用于从外部网络接收数据，判断该数据是否有效，如是， 则检查并保存所述数据的选择信息，并根据所述选择信息产生输入控制信号，控制所述数据输入所述同步块，同时开启所述时钟模块；所述输出控制器用于根据所述选择信息生成输出控制信号，控制所述同步块输出经过处理后的数据，并发送到外部网络，同时关闭所述时钟模块。进一步地，所述同步块包括功能子模块、功能子模块接口和数据同步接口，所述数据同步接口与所述时钟模块、输入输出控制器和功能子模块接口相连，用于在所述时钟信号的驱动下，接收所述外部网络的数据，再根据所述控制信号，将所接收的数据进行保存， 以及接收由所述功能子模块接口发送来的数据并保存，再根据所述控制信号，将存储的数据输出至所述外部网络；所述功能子模块接口与所述功能子模块和时钟模块相连，用于在所述时钟信号的驱动下，读取存储在所述数据同步接口中存储的数据，并进行解包处理，再发送给所述功能子模块，以及用于接收经过所述功能子模块处理的数据，并进行打包处理， 再发送给所述数据同步接口 ；所述功能子模块与所述时钟模块相连，用于在所述时钟信号的驱动下，对经过解包后的数据进行处理，并将处理后的数据发送给所述功能子模块接口。进一步地，所述数据同步接口包括输入先入先出存储器、输出先入先出存储器、旁路先入先出存储器和端口子模块；所述端口子模块与所述输入先入先出存储器、输出先入先出存储器、旁路先入先出存储器、输入控制器和输出控制器相连，用于根据所述控制信号，将接收的外部网络的数据分发给相应的所述输入先入先出存储器，或者旁路先入先出存储器，以及用于根据所述控制信号，读取所述输出先入先出存储器或者旁路先入先出存储器中存储的数据，并发送至外部网络；所述输入先入先出存储器与所述功能子模块接口相连，用于存储所述端口子模块分发来的数据；所述输出先入先出存储器与所述功能子模块接口相连，用于存储所述功能子模块接口发送来的数据；所述旁路先入先出存储器用于存储所述端口子模块分发来的输入数据。进一步地，所述数据同步接口为多层数据同步接口，所述输入输出控制器为多个， 且每一层所述数据同步接口与一个输入输出控制器相连，所述同步块还包括与所述多层数据同步接口和功能子模块接口相连的路由器和多选器，所述多选器用于当所述输入输出控制器控制所述多层数据同步接口写入数据后，轮询读取所述多层数据同步接口的输入先入先出存储器中存储的数据，并将当前读取的数据发送至所述功能子模块接口 ；所述功能子模块接口则用于接收所述当前读取的数据，并进行解包后发送给所述功能子模块，以及用于将经过所述功能子模块处理后所述当前读取的数据进行打包后，发送给所述路由器；所述功能子模块则用于处理解包后的所述当前读取的数据，并发送给所述功能子模块接口 ； 所述路由器用于接收所述功能子模块接口发送来的经过处理的所述当前读取的数据，并将其发送给对应层的数据同步接口中进行存储；所述数据同步接口中，所述当前读取的数据对应层的数据同步接口，用于根据其对应的输入输出控制器的控制信号，将经过处理的所述当前读取数据发送至外部网络，其它层的所述数据同步接口用于根据其对应层的输入输出控制器的控制信号，直接将其内部存储的未经过处理的数据发送至外部网络。进一步地，所述多层数据同步接口包括与所述时钟模块相连的多层端口子模块， 多个输入先入先出存储器，多个输出先入先出存储器和多个旁路先入先出存储器，每一层所述端口子模块与一个输入先入先出存储器、一个输出先入先出存储器和一个旁路先入先出存储器相连，且与一个输入控制器和一个输出控制器相连，所述多层端口子模块用于在时钟信号的驱动下，根据对应层的所述控制信号，将输入数据分发并存储在对应层的所述输入先入先出存储器，或者旁路先入先出存储器，并且，由所述当前读取的数据对应层数据同步接口中的所述端口子模块，用于将其对应的输出先入先出存储器中存储的经过处理的当前读取数据输出至外部网络，其它层数据同步接口中的所述端子模块，用于将其对应的旁路输入输出存储器中存储的未经过处理的数据输出至外部网络。进一步地，所述端口子模块包括多路选择器和多路分发器，所述多路分发器与所述输入输出控制器、时钟模块和输入先入先出存储器、旁路先入先出存储器相连，用于在时钟信号的驱动下，根据所述控制信号将输入数据分发给对应的所述输入先进先出存储器， 或者旁路先入先出本文档来自技高网...

【技术保护点】
１．一种单芯片异步通信接口，其特征在于，包括：时钟模块、同步块、输入输出控制器，所述时钟模块与所述同步块相连，用于向所述同步块提供时钟信号；所述输入输出控制器与所述时钟模块和所述同步块相连，用于同外部网络进行异步握手通信，并产生控制信号控制数据输入所述同步块，以及经过所述同步块处理后的数据的输出，同时控制所述时钟模块的启停；所述同步块用于根据所述控制信号和时钟信号，对输入的数据进行同步和处理，并将处理后的数据进行同步并输出。

【技术特征摘要】
2011.02.23 CN 201110043689.21.一种单芯片异步通信接口，其特征在于，包括时钟模块、同步块、输入输出控制器， 所述时钟模块与所述同步块相连，用于向所述同步块提供时钟信号；所述输入输出控制器与所述时钟模块和所述同步块相连，用于同外部网络进行异步握手通信，并产生控制信号控制数据输入所述同步块，以及经过所述同步块处理后的数据的输出，同时控制所述时钟模块的启停；所述同步块用于根据所述控制信号和时钟信号，对输入的数据进行同步和处理，并将处理后的数据进行同步并输出。2.如权利要求1所述的单芯片异步通信接口，其特征在于，所述输入输出控制器包括与所述时钟模块和同步模块相连的输入控制器和输出控制器，所述输入控制器用于从外部网络接收数据，判断该数据是否有效，如是，则检查并保存所述数据的选择信息，并根据所述选择信息产生输入控制信号，控制所述数据输入所述同步块，同时开启所述时钟模块；所述输出控制器用于根据所述选择信息生成输出控制信号，控制所述同步块输出经过处理后的数据，并发送到外部网络，同时关闭所述时钟模块。3.如权利要求1所述的单芯片异步通信接口，其特征在于，所述同步块包括功能子模块、功能子模块接口和数据同步接口，所述数据同步接口与所述时钟模块、输入输出控制器和功能子模块接口相连，用于在所述时钟信号的驱动下，接收所述外部网络的数据，再根据所述控制信号，将所接收的数据进行保存，以及接收由所述功能子模块接口发送来的数据并保存，再根据所述控制信号，将存储的数据输出至所述外部网络；所述功能子模块接口与所述功能子模块和时钟模块相连，用于在所述时钟信号的驱动下，读取存储在所述数据同步接口中存储的数据，并进行解包处理，再发送给所述功能子模块，以及用于接收经过所述功能子模块处理的数据，并进行打包处理，再发送给所述数据同步接口 ；所述功能子模块与所述时钟模块相连，用于在所述时钟信号的驱动下，对经过解包后的数据进行处理，并将处理后的数据发送给所述功能子模块接口。4.如权利要求3所述的单芯片异步通信接口，其特征在于，所述数据同步接口包括输入先入先出存储器、输出先入先出存储器、旁路先入先出存储器和端口子模块；所述端口子模块与所述输入先入先出存储器、输出先入先出存储器、旁路先入先出存储器、输入控制器和输出控制器相连，用于根据所述控制信号，将接收的外部网络的数据分发给相应的所述输入先入先出存储器，或者旁路先入先出存储器，以及用于根据所述控制信号，读取所述输出先入先出存储器或者旁路先入先出存储器中存储的数据，并发送至外部网络；所述输入先入先出存储器与所述功能子模块接口相连，用于存储所述端口子模块分发来的数据；所述输出先入先出存储器与所述功能子模块接口相连，用于存储所述功能子模块接口发送来的数据；所述旁路先入先出存储器用于存储所述端口子模块分发来的输入数据。5.如权利要求3所述的单芯片异步通信接口，其特征在于，所述数据同步接口为多层数据同步接口，所述输入输出控制器为多个，且每一层所述数据同步接口与一个输入输出控制器相连，所述同步块还包括与所述多层数据同步接口和功能子模块接口相连的路由器和多选器，所述多选器用于当所述输入输出控制器控制所述多层数据同步接口写入数据后，轮询读取所述多层数据同步接口的输入先入先出存储器中存储的数据，并将当前读取的数据发送至所述功能子模块接口 ；所述功能子模块接口则用于接收所述当前读取的的数据，并进行解包后发送给所述功能子模块，以及用于将经过所述功能子模块处理后所述当前读取的数据进行打包后，发送给所述路由器；所述功能子模块则用于处理解包后的所述当前读取的数据，并发送给所述功能子模块接口 ；所述路由器用于接收所述功能子模块接口发送来的经过处理的所述当前读取的数据，并将其发送给对应层的数据同步接口中进行存储；所述数据同步接口中，所述当前读取的数据对应层的数据同步接口，用于根据其对应的输入输出控制器的控制信号，将经过处理的所述当前读取数据发送至外部网络，其它层的所述数据同步接口用于根据其对应层的输入输出控制器的控制信号，直接将其内部存储的未经过处理的数据发送至外部网络。6.如权利要求5所述的单芯片异步通信接口，其特征在于，所述多层数据同步接口包括与所述时钟模块相连的多层端口子模块，多个输入先入先出存储器，多个输出先入先出存储器和多个旁路先入先出存储器，每一层所述端口子模块与一个输入先入先出存储器、 一个输出先入先出存储器和一个旁路先入先出存储器相连，且与一个输入控制器和一个输出控制器相连，所述多层端口子模块用于在时钟信号的驱动下，根据对应层的所述控制信号，将输入数据分发并存储在对应层的所述输入先入先出存储器，或者旁路先入先出存储器，并且，由所述当前读取的数据对应层数据同步接口中的所述端口子模块，用于将其对应的输出先入先出存储器中存储的经过处理的当前读取数据输出至外部网络，其它层数据同步接口中的所述端子模块，用于将其对应的旁路输入输出存储器中存储的未经过处理的数据输出至外部网络。7.如权利要求4至6中任意一项所述的单芯片异步通信接口，其特征在于，所述端口子模块包括多路选择器和多路分发器，所述多路分发器与所述输入输出控制器、时钟模块和输入先入先出存储器、旁路先入先出存储器相连，用于在时钟信号的驱动下，根据所述控制信号将输入数据分发给对应的所述输入先进先出存储器，或者旁路先入先出存储器；所述多路选择器与所述输入输出控制器、时钟模块和输出先入先出存储器、旁路先入先出存储器相连，用于在时钟信号的驱动下，根据所述控制信号，选择所述输出先入先出存储器中存储的经过功能子模块处理后的数据，或者所述旁路先入先出存储器中的数据，并读取、输出至外部网络。8.—种单芯片异步通信方法，其特征在于，包括输入输出控制器与外部网络进行异步通信握手，并生成控制信号，发送至同步块和时钟模块；开启时钟模块，并向所述同步模块提供时钟信号；所述同步模块在所述时钟信号的驱动下，根据所述控制信号，从外部网络接收数据，并对所述数据进行同步、...

【专利技术属性】
技术研发人员：王腾，王新安，胡子一，谢峥，陈志光，李铃，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：94