FPGA芯片的接口结构及配置方法技术

本发明专利技术涉及一种FPGA芯片的接口结构及配置方法，所述结构包括：输入输出单元、连接线和第一可配置逻辑单元；输入输出单元用于接收外部发送的芯片配置信息；第一可配置逻辑单元，通过所述连接线与所述输入输出单元相连接；并且，根据所述输入输出单元接收的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置寄存器。

【技术实现步骤摘要】
FPGA芯片的接口结构及配置方法
本专利技术涉及现场可编程逻辑门阵列(FieldProgrammableGateArray,FPGA)的芯片配置结构
，特别是FPGA芯片的接口结构及配置方法。
技术介绍
FPGA是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。在传统的FPGA芯片中，快速输入输出FastIO接口单元中的寄存器都是配置在输入输出单元内部的，因此输入输出单元的面积会比较大，导致在FPGA芯片中，因为面积的限制，使得输入输出单元的数量受到了限制。同时，较大输入输出单元面积也不利于芯片的小尺寸化。
技术实现思路
本专利技术的目的是针对现有技术的缺陷，提供了一种基于应用存储器的FPGA芯片的接口结构及配置方法，通过在芯片内部的第一可配置逻辑单元中配置与输入输出单元相对应的寄存器，不会扩大输入输出单元所占用的芯片面积，从而实现了由输出输出单元、连接线和第一可配置逻辑单元中的寄存器组成FastIO接口，在实现FastIO功能的同时减小了输入输出单元的面积。并且通过输出输出单元与相应的第一可配置逻辑单元之间的连接线最短，可以保证传输信号的延时满足系统要求。在第一方面，本专利技术实施例提供了一种FPGA芯片的接口结构，包括：输入输出单元，用于接收外部发送的芯片配置信息；连接线；第一可配置逻辑单元，通过所述连接线与所述输入输出单元相连接；并且，根据所述输入输出单元接收的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置寄存器。优选的，当在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置的寄存器数量达到可配置数量阈值时，则根据所述输入输出单元接收到的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度次短的连接线连接的第一可配置逻辑单元中配置寄存器。优选的，所述芯片配置信息中包括时钟线网和使能信号，在一个第一可配置逻辑单元中的多个寄存器具有相同的时钟线网和使能信号。优选的，所述FPGA芯片包括多个第二可配置逻辑单元；当所述FPGA芯片工作时，所述第一可配置逻辑单元中的寄存器接收并存储外部电路发送的逻辑信号，并根据外部电路发送的时钟信号将所述逻辑信号发送给相应的第二可配置逻辑单元。在第二方面，本专利技术实施例提供了一种FPGA芯片的接口结构配置方法，所述方法包括:接收芯片配置信息；在全部第一可配置逻辑单元中，查找与输入输出单元之间的连接线最短的第一可配置逻辑单元；根据所述芯片配置信息，在所述与输入输出单元之间的连接线最短的第一可配置逻辑单元中，配置寄存器。优选的，当在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置的寄存器数量达到可配置数量阈值时，则根据所述芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度次短的连接线连接的第一可配置逻辑单元中配置寄存器。优选的，所述芯片配置信息中包括时钟线网和使能信号，在一个第一可配置逻辑单元中的多个寄存器具有相同的时钟线网和使能信号。优选的，所述FPGA芯片包括多个第二可配置逻辑单元；当所述FPGA芯片工作时，所述第一可配置逻辑单元中的寄存器接收并存储外部电路发送的逻辑信号，并根据外部电路发送的时钟信号将所述逻辑信号发送给相应的第二可配置逻辑单元。本专利技术实施例提供的FPGA芯片的接口结构及配置方法，通过在与输入输出单元连线最短的第一可配置逻辑单元中配置寄存器，从而最小化了输入输出单元所占用的芯片面积，并且能够保证在FPGA芯片工作中，输入输出单元的信号通过最短连线传送至相应的寄存器中，使得信号延时最小，满足芯片工作的时序要求。附图说明图1为本专利技术实施例提供的FPGA芯片的接口结构的示意图；图2为本专利技术实施例提供的FPGA芯片的接口结构配置方法流程图。具体实施方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。图1为本专利技术实施例提供的FPGA芯片的接口结构的示意图。如图所示，FPGA芯片的接口结构包括：输入输出(IO)单元1、连接线2和第一可配置逻辑单元3。其中，输入输出(I0)单元包括：IO_1、IO_2、IO_3、IO_4、IO_5，用于分别接收外部发送的芯片配置信息。输入输出单元1，与外部的芯片或者电路相连接，用于接收外部发送的芯片配置信息；其中，芯片配置信息是用于对FPGA芯片内部的各个逻辑单元进行配置的信息。连接线2，用于连接输入输出单元1与FPGA芯片内部的各个单元，其中包括第一可配置逻辑单元3或者第二可配置逻辑单元4；此外，在FPGA芯片内部的各单元之间，也通过多根连接线2相互连接。其中，图中所示的连接线2，仅为示意输入输出单元1与第一可配置逻辑单元3以及FPGA芯片内部的各单元之间的连接关系，并非实际的连接线走线。本领域技术人员很容易理解这一点。第一可配置逻辑单元3，通过所述连接线2与所述输入输出单元1相连接；并且，根据所述输入输出单元1接收的芯片配置信息，在与所述输入输出单元相1连接的多个连接线2中长度最短的连接线2连接的第一可配置逻辑单元3中配置寄存器31。具体的，每个第一可配置逻辑单元3中可能被配置多个寄存器31。也就是说，当一个输入输出单元1到某一个第一可配置逻辑单元3的连接线2距离为最短，并且另一个输入输出单元1到同一个第一可配置逻辑单元3的连接线2距离也为最短时，则他们可能根据各自接收到的芯片配置信息在同一个第一可配置逻辑单元中配置两个寄存器。芯片配置信息中包括时钟线网和使能信号，在同一个第一可配置逻辑单元3中配置多个寄存器31需要满足的条件为：在同一个第一可配置逻辑单元3中的多个寄存器31具有相同的时钟线网和使能信号。当在与所述输入输出单元相1连接的多个连接线2中长度最短的连接线2连接的第一可配置逻辑单元3中配置的寄存器31数量达到可配置数量阈值时，则根据所述输入输出单元1接收到的芯片配置信息，在与所述输入输出单元1相连接的多个连接线2中长度次短的连接线连接2的第一可配置逻辑单元3中配置寄存器31。优选的，在同一个第一可配置逻辑单元3中配置的寄存器31的数量不超过8个。此外，FPGA芯片还包括第二可配置逻辑单元4。输入输出单元1接收的芯片配置信息可以将第二可配置逻辑单元4配置为相应功能的逻辑器件。当FPGA芯片在配置完成后，进入工作状态时，外部电路发送的逻辑信号经输入输出单元传送至相应的第一可配置逻辑单元3中的寄存器31进行存储，并且，该存储器31根据外部电路发送的时钟信号将所述逻辑信号发送给相应的第二可配置逻辑单元4。在一个具体的例子中，给出了一组利用本专利技术实施例一提供的FPGA芯片的接口结构与在传统FastIO接口中的数据传输的延时对比。由上述数据对比可以看出，在本专利技术实施例一提供的FPGA芯片的接口结构中，数据传输的总延时为4.378ns，传统FastIO接口中数据传输的总延时为4.565ns，二者相比仅仅增加了0.187ns。因此本专利技术实施例一提供的FPGA芯片的接口结构完全可以满足芯片工作的时序要求。在另一个具体的例子中，给出了另一组利用本专利技术实施例一提供的FPGA芯片的接口结构与在传统Fa本文档来自技高网...

【技术保护点】
一种FPGA芯片的接口结构，其特征在于，所述结构包括：输入输出单元，用于接收外部发送的芯片配置信息；连接线；第一可配置逻辑单元，通过所述连接线与所述输入输出单元相连接；并且，根据所述输入输出单元接收的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置寄存器。

【技术特征摘要】
1.一种FPGA芯片的接口结构，所述结构包括：输入输出单元，用于接收外部发送的芯片配置信息；连接线；第一可配置逻辑单元，通过所述连接线与所述输入输出单元相连接；所述接口结构其特征在于，根据所述输入输出单元接收的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置寄存器。2.根据权利要求1所述的结构，其特征在于，当在与所述输入输出单元相连接的多个连接线中长度最短的连接线连接的第一可配置逻辑单元中配置的寄存器数量达到可配置数量阈值时，则根据所述输入输出单元接收到的芯片配置信息，在与所述输入输出单元相连接的多个连接线中长度次短的连接线连接的第一可配置逻辑单元中配置寄存器。3.根据权利要求1所述的结构，其特征在于，所述芯片配置信息中包括时钟线网和使能信号，在一个第一可配置逻辑单元中的多个寄存器具有相同的时钟线网和使能信号。4.根据权利要求1所述的结构，其特征在于，所述FPGA芯片包括多个第二可配置逻辑单元；当所述FPGA芯片工作时，所述第一可配置逻辑单元中的寄存器接收并存储外部电路发送的逻辑信号，并根据外部电路发送的时钟信号将所述逻...

【专利技术属性】
技术研发人员：虞健，蒋中华，吴鑫，刘明，
申请(专利权)人：京微雅格北京科技有限公司，
类型：发明
国别省市：北京;11