The present invention provides a PLL circuit that can reduce power consumption and improve reliability without the deterioration of noise characteristics. In the PLL circuit, with VCO (1) from the output frequency of Fout frequency and phase with the reference signal, the phase difference as the control voltage and feedback to the VCO (1) PLL? IC (2), a control circuit (6) accurately set the benchmark frequency Fref and DDS circuit (5) the output frequency of Fdds in the frequency of both sides, through the combination of the two in the DDS circuit (5) overlap frequency generated Fdds for Fref and its frequency of use, the 1AMP (7) is amplified by a variable filter (8) select the desired Fdds (hope), the 2AMP (9) were amplified as the reference signal is supplied to the PLL? IC (2), a control circuit (6) will be supplied to the PLL frequency than N (2) in IC?.
【技术实现步骤摘要】
本专利技术涉及PLL (Wiase Locked Loop 锁相环)电路，特别是涉及无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。
技术介绍
参照图9对以往的PLL电路进行说明。图9是以往的PLL电路的结构图。如图9所示，以往的PLL电路由以下部分构成VC0(VoltageControlled Oscillator 电压控制振荡器)1、PLL IC(PLL IntegratedCircuit 相位比较单元)2、模拟滤波器3、基准振荡器4、DDS (DirectDigital Synthesizer 直接数字频率合成器)电路5、 控制电路6。VCOl根据从模拟滤波器3输出的控制电压而输出所期望的振荡频率Rmt。PLL IC2输入振荡频率Rnit，利用从控制电路6供给的分频比的设定值，以来自 DDS电路5的输出频率Fdds作为基准信号(时钟)而进行分频，并将分频频率输出到模拟滤波器3。模拟滤波器3对来自PLL IC2的分频频率进行平滑化并作为VCOl的控制电压输出ο基准振荡器4 由 VCXO(Voltage Controlled Crystal Os...
【技术保护点】
１．一种ＰＬＬ电路，具有电压控制振荡器和相位比较单元，该相位比较单元对所述电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为所述电压控制振荡器的控制电压而输出，该ＰＬＬ电路的特征在于，具有：基准振荡器，根据基准频率选择信号将基准频率设为可变并输出；ＤＤＳ电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对所述基准频率以及该频率的倍频频率的输出信号的重叠信号；第１放大器，利用从外部输入的第１放大设定值对来自所述ＤＤＳ电路的输出信号进行放大；可变滤波器，按照从外部输入的可变频率设定值将频率通过频带设为可变，而使来自所述第...
【技术特征摘要】
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【专利技术属性】
技术研发人员：木村弘树，大西直树，土屋昇一，
申请(专利权)人：日本电波工业株式会社，
类型：发明
国别省市：JP
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