PLL电路制造技术

本发明专利技术提供一种无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。在该PLL电路中，具备对来自VCO(1)的输出频率Fout进行分频而与基准信号进行相位比较，将相位差作为控制电压而反馈到VCO(1)的PLL?IC(2)，控制电路(6)能够精细地设定基准频率Fref和DDS电路(5)中的输出频率Fdds这双方频率，通过两者的组合，在DDS电路(5)中生成针对Fref及其倍频频率的Fdds的重叠频率，利用第1AMP(7)进行放大，通过可变滤波器(8)选择所期望的Fdds(希望)，利用第2AMP(9)进行放大而作为基准信号供给到PLL?IC(2)中，控制电路(6)将分频比N也供给到PLL?IC(2)中。

PLL circuit

The present invention provides a PLL circuit that can reduce power consumption and improve reliability without the deterioration of noise characteristics. In the PLL circuit, with VCO (1) from the output frequency of Fout frequency and phase with the reference signal, the phase difference as the control voltage and feedback to the VCO (1) PLL? IC (2), a control circuit (6) accurately set the benchmark frequency Fref and DDS circuit (5) the output frequency of Fdds in the frequency of both sides, through the combination of the two in the DDS circuit (5) overlap frequency generated Fdds for Fref and its frequency of use, the 1AMP (7) is amplified by a variable filter (8) select the desired Fdds (hope), the 2AMP (9) were amplified as the reference signal is supplied to the PLL? IC (2), a control circuit (6) will be supplied to the PLL frequency than N (2) in IC?.

【技术实现步骤摘要】

本专利技术涉及PLL (Wiase Locked Loop 锁相环)电路，特别是涉及无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。
技术介绍
参照图9对以往的PLL电路进行说明。图9是以往的PLL电路的结构图。如图9所示，以往的PLL电路由以下部分构成VC0(VoltageControlled Oscillator 电压控制振荡器)1、PLL IC(PLL IntegratedCircuit 相位比较单元)2、模拟滤波器3、基准振荡器4、DDS (DirectDigital Synthesizer 直接数字频率合成器)电路5、 控制电路6。VCOl根据从模拟滤波器3输出的控制电压而输出所期望的振荡频率Rmt。PLL IC2输入振荡频率Rnit，利用从控制电路6供给的分频比的设定值，以来自 DDS电路5的输出频率Fdds作为基准信号(时钟)而进行分频，并将分频频率输出到模拟滤波器3。模拟滤波器3对来自PLL IC2的分频频率进行平滑化并作为VCOl的控制电压输出ο基准振荡器4 由 VCXO(Voltage Controlled Crystal Oscillator 压控晶体振荡器)、TCXO(Temperature Compensated CrystalOscillator 温度补偿晶体振荡器)、 0CX0(Oven Controlled CrystalOscillator 恒温晶体振荡器)等构成，按照来自控制电路 6的基准频率选择信号将基准频率Fref输出到DDS电路5中。DDS电路5按照来自控制电路6的Fdds选择信号，将基于来自基准振荡器4的基准频率Fref而生成的输出频率Fdds输出到PLLIC2。控制电路6向基准振荡器4输出基准频率选择信号，向DDS电路5输出Fdds选择信号，向PLL IC2输出分频比的设定数据。在以往的PLL电路中，控制电路6对PLL IC2和DDS电路5输出成为在将PLL电路作为振荡器使用的系统中的规定的信道(频率)那样的数据(分频比的设定数据、Fdds 选择信号)，并进行设定。PLL IC2根据设定数据而决定分频比、计数值，DDS电路5决定作为PLL IC2的基准信号而使用的任意的输出频率Fdds。由此，VCO输出成为规定频率Rnit。另外，作为相关的现有技术，有日本特开平07-131343号公报“周波数* >七寸 4〒”(申请人艾可慕株式会社)、日本特开2007-208367号公报“同期信号生成装置、送信機及^制御方法”(申请人健伍株式会社)、日本特开 2002-141797号公报“周波数〉申请人三菱电机株式会社)。在专利文献1中公开了如下内容在频率合成器中，在存储器中针对每个输出频率存储基准频率切换信号和DDS输出频率切换信号的组，在PLL电路锁定了时，将不需要的波分量限定到通过频带外。在专利文献2中公开了如下内容在同步信号生成装置中，调整分频器(1/N)的分频比N、DDS的输出频率/输入频率、分频器(1/M a)的分频比M a、倍频器(XM b)的倍频系数M b，以使发送波成为指示频率，并将DDS中的输入频率与输出频率的组合在DDS的输出中的寄生信号设为规定电平以下。在专利文献3中，公开有如下内容在频率合成器中，在将DDS的输出输入相位同步环之前，使之通过窄频带的频率可变型滤波器，并使该滤波器的中心频率变化而去除寄生信号。
技术实现思路
在以往的PLL电路中，在被作为合成器而使用的情况下，通过改变DDS电路输出频率Fdds、PLL IC的设定而使多信道输出成为可能，但是能够作为DDS而输出的频率Fdds存在上限，为了提高振荡频率Rmt，需要提高PLL IC内的分频比。但是，通过提高PLL IC内的分频比，存在使利用Fdds而得到的噪声特性劣化的问题。例如，在设分频比为100的情况下，会伴随2010gl00 = 40dB的劣化。此外，提高DDS电路输出频率本身也增大了作为电路的消耗电力，从而存在PLL电路的可靠性降低的问题。另外，在专利文献1，2，3中，不是利用针对基准频率及其倍频频率的Fdds的重叠频率生成Fdds (希望)而选择所期望的频率的结构。本专利技术是鉴于上述实际状况而作出的，目的在于提供一种无需使电力噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。用于解决上述现有例子的问题的本专利技术为一种PLL电路，具有电压控制振荡器以及相位比较单元，该相位比较单元对电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为电压控制振荡器的控制电压而输出，该PLL电路具有 基准振荡器，根据基准频率选择信号将基准频率设为可变并输出；DDS电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对基准频率以及该频率的倍频频率的输出信号的重叠信号；第1放大器，利用从外部输入的第1放大设定值对来自DDS电路的输出信号进行放大；可变滤波器，按照从外部输入的可变频率设定值将频率通过频带设为可变，而使来自第1放大器的输出信号通过；第2放大器，利用从外部输入的第2放大设定值对来自可变滤波器的输出信号进行放大，并作为基准信号而输出到相位比较单元；以及控制电路，如果输入了将基准信号设为所希望的频率的指示信号，则向基准振荡器输出对应于该指示信号的基准频率选择信号，向DDS电路输出对应于该指示信号的输出指示信号，向第1放大器输出对应于该指示信号的第1放大设定值，向可变滤波器输出对应于该指示信号的可变频率设定值，向第2放大器输出对应于该指示信号的第2放大设定值，向相位比较单元输出分频比，因为PLL电路具有上述结构，所以具有如下效果能够精细且在宽的范围内生成并选择所希望的基准信号，无需使噪声特性劣化、就能抑制消耗电力而提高电路的可靠性。本专利技术在上述PLL电路中，为了将基准信号设为所希望的频率，控制电路输出将基准振荡器中的基准频率和DDS电路中的输出信号这双方设为可变的基准频率选择信号和输出指示信号。本专利技术在上述PLL电路中，为了将基准信号设为所希望的频率，控制电路使在DDS 电路中针对基准频率以及该频率的倍频频率生成输出信号的重叠频率，并输出可变频率设定值，以利用可变滤波器选择所希望的频率。本专利技术在上述PLL电路中，控制电路具有频率表格，对应于所输入的指示信号而存储基准频率选择信号和输出指示信号；设定值对应表格，对应于指示信号而存储第1放大设定值、第2放大设定值、可变频率设定值、分频比；以及控制部，针对指示信号的输入参照频率表格而输出对应的基准频率选择信号和输出指示信号，参照设定值对应表格而输出对应的第1放大设定值、第2放大设定值、可变频率设定值、分频比。本专利技术为一种PLL电路，具有电压控制振荡器以及相位比较单元，该相位比较单元对电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为所述电压控制振荡器的控制电压而输出，该PLL电路具有基准振荡器，根据基准频率选择信号而将基准频率设为可变并输出；DDS电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对基准频率以及该频率的倍频频率的输出信号的重叠信号；第1放大器，利用从外部输入的第1放大设定值对来自DDS电路的输出信号进本文档来自技高网...

【技术保护点】
１．一种ＰＬＬ电路，具有电压控制振荡器和相位比较单元，该相位比较单元对所述电压控制振荡器的输出进行分频而与基准信号的相位进行比较，将基于相位差的信号作为所述电压控制振荡器的控制电压而输出，该ＰＬＬ电路的特征在于，具有：基准振荡器，根据基准频率选择信号将基准频率设为可变并输出；ＤＤＳ电路，根据所输入的基准频率按照来自外部的输出指示信号而输出输出信号，并且还输出针对所述基准频率以及该频率的倍频频率的输出信号的重叠信号；第１放大器，利用从外部输入的第１放大设定值对来自所述ＤＤＳ电路的输出信号进行放大；可变滤波器，按照从外部输入的可变频率设定值将频率通过频带设为可变，而使来自所述第１放大器的输出信号通过；第２放大器，利用从外部输入的第２放大设定值对来自所述可变滤波器的输出信号进行放大，并作为基准信号而输出到所述相位比较单元；以及控制电路，如果输入了将所述基准信号设为所希望的频率的指示信号，则向所述基准振荡器输出对应于该指示信号的基准频率选择信号，向所述ＤＤＳ电路输出对应于该指示信号的输出指示信号，向所述第１放大器输出对应于该指示信号的第１放大设定值，向所述可变滤波器输出对应于该指示信号的可变频率设定值，向所述第２放大器输出对应于该指示信号的第２放大设定值，向所述相位比较单元输出分频比。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：木村弘树，大西直树，土屋昇一，
申请(专利权)人：日本电波工业株式会社，
类型：发明
国别省市：JP