半导体器件及半导体器件的制造方法技术

一种半导体器件及其制造方法，该半导体器件包括：复合半导体层，设置在衬底上方；多个源电极和多个漏电极，设置在所述复合半导体层上方；多个第一通路，每个所述第一通路被配置为穿通所述复合半导体层并耦合至所述多个源电极中相应的一个源电极；多个第二通路，每个所述第二通路被配置为穿通所述复合半导体层并耦合至所述多个漏电极中相应的一个漏电极；共源配线，被配置为耦合至所述多个第一通路并埋置在所述衬底中；以及共漏配线，被配置为耦合至所述多个第二通路并埋置在所述衬底中。本发明专利技术能够简化半导体器件的制造工艺、降低成本及改善半导体器件的电气特性。

【技术实现步骤摘要】

本专利技术所讨论的实施例涉及一种。
技术介绍
GaN为一种氮化物半导体，具有使得蓝光得以发出的带隙。例如，可通过使用InN 或AlN形成GaN的混合晶体来控制GaN的带隙。因此，GaN用作用于发光的半导体器件，例 如蓝光发光二极管或激光二极管。由于GaN的介电强度高于Si或GaAs的介电强度，从而也期望可用GaN作为高压 半导体器件(例如高电子迁移率晶体管(HEMT))。因此，有必要提出一种具有良好电气特性的半导体器件及以简便工艺来制造所述 半导体器件的方法。
技术实现思路
为克服现有技术的缺陷，根据实施例的一个方案，提供一种半导体器件，包括复 合半导体层，设置在衬底上方；多个源电极和多个漏电极，设置在所述复合半导体层上方； 多个第一通路(via)，每个所述第一通路被配置为穿通所述复合半导体层并耦合至所述多 个源电极中相应的一个源电极；多个第二通路，每个所述第二通路被配置为穿通所述复合 半导体层并耦合至所述多个漏电极中相应的一个漏电极；共源配线，被配置为耦合至所述 多个第一通路并埋置在所述衬底中；以及共漏配线，被配置为耦合至所述多个第二通路并 埋置在所述衬底中。根据实施例的另一方案，提供一种半导体器件的制造方法，包括以下步骤在衬底 上方形成复合半导体层；在所述复合半导体层上方形成多个源电极和多个漏电极；在所述 衬底中形成多个贯穿孔和一配线沟槽，所述多个贯穿孔被配置为穿通所述复合半导体层， 所述配线沟槽被配置为耦合至所述多个贯穿孔；以及通过用金属埋置所述多个贯穿孔和所 述配线沟槽，形成多个第一通路、一共源配线、多个第二通路以及一共漏配线，所述多个第 一通路的每一个被配置为耦合至所述多个源电极中相应的一个源电极，所述共源配线被配 置为耦合至所述多个第一通路，所述多个第二通路的每一个被配置为耦合至所述多个漏电 极中相应的一个漏电极，所述共漏配线被配置为耦合至所述多个第二通路。本专利技术能够简化半导体器件的制造工艺、降低成本及改善半导体器件的电气特 性。通过具体在权利要求中指出的元件及组合，将实现并获得本专利技术的目的和优点。应当理解，如所宣称的那样，对本专利技术以上的一般描述及以下的详细描述均为示例性与说明性的，不应作为对本专利技术的限制。 附图说明图1是示出根据第一实施例的半导体器件的实例的平面图；图2A和图2B是示出根据第一实施例的半导体器件的实例的剖视图；图3AA到图3AZ、以及图3BA到图3BK是示出根据第一实施例的半导体器件制造方 法的实例的工艺剖视图；图4是示出根据第一实施例的半导体器件的平面图，该半导体器件是在分割工艺 之后获得的；图5A和图5B是示出根据第一实施例的分割工艺的实例的剖视图；图6是示出根据第一实施例的半导体器件的安装实例的剖视图；图7是示出根据第一实施例的半导体器件的另一安装实例的剖视图；图8A到图8E是示出根据第二实施例的半导体器件制造方法的实例的工艺剖视 图；图9A到图9F是示出根据第三实施例的半导体器件制造方法的实例的工艺剖视 图；图IOA到图IOC是示出根据第四实施例的半导体器件制造方法的实例的工艺剖视 图；图11是示出根据第四实施例的半导体器件的安装实例的剖视图；图12A和图12B示出根据第五实施例的半导体器件的实例；以及图13AA到图13AZ、以及图13BA到图13BL是示出根据第五实施例的半导体器件制 造方法的实例的工艺剖视图。具体实施例方式参见附图，在下文中详细描述本专利技术的实施例。参见图1、图2A和图2B、图3AA到图3AZ、图3BA到图3BK、图4、图5A和图5B、图 6以及图7，在下文中描述本专利技术的第一实施例。图1、图2A和图2B示出根据第一实施例的半导体器件的实例。图1是半导体器件 的平面图。图2A示出沿图1的点划线A-A'的剖面(在下文中称为截面A-A');图28示 出沿图1的点划线B-B'的剖面(在下文中称为截面B-B')。图1中的虚线表示当从半导 体器件上方往下看时可能看不到的区域。图2A中的虚线表示在截面A-A'中可能未出现的 部分。图2B中的虚线表示在截面B-B'中可能未出现的部分。在第一实施例中，如图2A和图2B所示，例如，在厚度约为150 μ m的半绝缘SiC衬 底1上方依次形成缓冲层2、无掺杂GaN层3、以及掺杂有Si的η型AlGaN层4，从而缓冲层 2具有约1 μ m的厚度，无掺杂GaN层3具有约0. 5 μ m的厚度，η型AlGaN层4具有约25nm 的厚度。无掺杂GaN层3和η型AlGaN层4包括不活动区(inactive region) 5和6，用于 使二维电子气体0DEG)不活动。在第一实施例中，将缓冲层2、无掺杂GaN层3、以及η型 AlGaN层4称为复合半导体层。在η型AlGaN层4上形成源电极7、漏电极9、共栅配线(common gatewiring line) 10以及蚀刻停止层12、13。例如，在η型AKkiN层4上方形成SiN层作为钝化膜14。源电极7和蚀刻停止层12通过籽晶金属层15电耦合至源极配线16。漏电极9和 蚀刻停止层13通过籽晶金属层15电耦合至漏极配线17。根据第一实施例的半导体器件包括多组上述元件。如图1所示，源极配线16和漏 极配线17交替布置在复合半导体层上方。覆盖有钝化膜14的多个栅电极8的每个栅电极 设置在每根源极配线16和每根漏极配线17之间，并耦合至覆盖有钝化膜14的共栅配线 10。共栅配线10耦合至由钝化膜14暴露的栅极端子11。在半绝缘SiC衬底1的背面中，共源配线18形成为被籽晶金属层19埋置，并且共 漏配线20形成为被籽晶金属层21埋置。共源配线18通过通路22电耦合至源电极7。共 漏配线20通过通路23电耦合至漏电极9。通路22形成为被埋置在穿通籽晶金属层19、缓 冲层2、无掺杂GaN层3和η型AlGaN层4的通孔(via hole)中。通路23形成为被埋置在 穿通籽晶金属层21、缓冲层2、无掺杂GaN层3和η型AWaN层4的通孔中。由于上述配置，将流经源极配线16的总电流施加至共源配线18，并将流经漏极配 线17的总电流施加至共漏配线20。为了降低共源配线18和共漏配线20的电阻，优选共源 配线18的横截面面积大于源极配线16的横截面面积，共漏配线20的横截面面积大于漏极 配线17的横截面面积。在第一实施例中，在半绝缘SiC衬底1的背面中形成共源配线18和共漏配线20， 从而共源配线18和共漏配线20被埋置在半绝缘SiC衬底1中。此配置能防止当源极配 线16和漏极配线17的横截面面积增加时损害半导体器件的平坦性。当能保持半导体器件 的平坦性时，能够降低或防止制造工艺或测试工艺等中处置半导体器件时产生裂缝的可能 性。结果是，能提高产量。参见图3ΑΑ到图3ΑΖ、以及图3ΒΑ到图!3ΒΚ，在下文中描述根据第一实施例的半导 体器件的制造方法的实例。基于图2Α中的截面A-A'来示出图3ΑΑ到图3ΑΖ、以及图!3ΒΑ到图!3ΒΚ。由于在 图3ΑΑ到图3ΑΖ、以及图3ΒΑ到图3ΒΚ中并未示出诸如栅电极8、漏电极9、栅极端子11、蚀 刻停止层13以及漏极配线17等元件的位置，在截面A-A'上可不示出这些元件。例如，制备厚度约350 μ m的半绝缘SiC衬底1作为图3AA所示的衬底。如图3AB所示，例如本文档来自技高网...

【技术保护点】
一种半导体器件，包括：复合半导体层，被设置在衬底上方；多个源电极和多个漏电极，被设置在所述复合半导体层上方；多个第一通路，每个所述第一通路被配置为穿通所述复合半导体层并被耦合至所述多个源电极中相应的一个源电极；多个第二通路，每个所述第二通路被配置为穿通所述复合半导体层并被耦合至所述多个漏电极中相应的一个漏电极；共源配线，被配置为被耦合至所述多个第一通路并被埋置在所述衬底中；以及共漏配线，被配置为被耦合至所述多个第二通路并被埋置在所述衬底中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：冈本直哉，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP