一种３ＧＰＰ　ＬＴＥ中的解速率匹配装置和方法制造方法及图纸

本发明专利技术提供一种３ＧＰＰ　ＬＴＥ中的ｔｕｒｂｏ编码信道并行解速率匹配装置，包括：输入缓存ＲＡＭ，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存ＲＡＭ中发送的数据进行合并并写回输入缓存ＲＡＭ；输入缓存ＲＡＭ读控制器和比特分离装置，用于在输出过程中完成填充比特的恢复，并且在打孔模式下完成解打孔操作；解交织ＲＡＭ写控制器，用于进行并行４个符号的写解交织ＲＡＭ操作，并行写入的过程中对解交织ＲＡＭ的列地址作偏移；解交织ＲＡＭ读控制器，用于读取解交织ＲＡＭ；解交织ＲＡＭ，用于按照所述解交织ＲＡＭ写控制器生成的地址来缓存所述输入缓存ＲＡＭ读控制器和比特分离装置输出的数据，然后读出数据，完成解交织。

【技术实现步骤摘要】

本专利技术涉及移动通信
，更具体地，本专利技术涉及一种第三代合作伙伴计划 长期演进系统(3GPP LTE)中的解速率匹配方法，特别涉及支持并行处理的3GPP LTE解速 率匹配的装置和方法。
技术介绍
3GPP通信系统的上行链路中，发送端传输信道的复用和信道编码处理主要包括循 环冗余校验码(Cyclic Redundancy Code,CRC)添加、信道编码、速率匹配、交织和信道复用 等步骤，具体可参考3GPP 36. 212协议。其中，速率匹配是为了匹配物理信道的承载能力， 将输入序列中的一些比特重发Otepeated)或打孔(Punctured)，以确保在传输信道复用后 总的比特率与所配置的物理信道总比特率相同。如图1所示，速率匹配模块由子块交织、比 特收集和比特选择与修剪三部分组成。子块交织将turbo编码器输出的系统码(S)、校验码1 (Pl)和校验码2 (P2)分别进行按行输 入、列交换后再按列输出的交织操作。交织矩阵的列数Col固定为32，设S、Pl和P2的长 度均为D，则交织矩阵的行数Row为满足D < = Row^Col的最小整数值。不够填满整个交织 矩本文档来自技高网...

【技术保护点】
一种３ＧＰＰ　ＬＴＥ中的ｔｕｒｂｏ编码信道并行解速率匹配装置，包括：输入缓存ＲＡＭ，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存ＲＡＭ中发送的数据进行合并并写回输入缓存ＲＡＭ；输入缓存ＲＡＭ读控制器和比特分离装置，用于从输入缓存ＲＡＭ中分离系统码和校验码，在输出过程中完成填充比特的恢复，恢复的比特数据直接写入解交织ＲＡＭ，并且在打孔模式下完成解打孔操作；解交织ＲＡＭ写控制器，用于进行并行４个符号的写解交织ＲＡＭ操作，并行写入的过程中对解交织ＲＡＭ的列地址作偏移；解交织ＲＡＭ读控制器，用于读取解交织ＲＡＭ，并且所读取的数据均是并行４个符号的读操作；解交织ＲＡＭ，划分成Ｍ＊Ｍ个子ＲＡ...

【技术特征摘要】
一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括输入缓存RAM，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；输入缓存RAM读控制器和比特分离装置，用于从输入缓存RAM中分离系统码和校验码，在输出过程中完成填充比特的恢复，恢复的比特数据直接写入解交织RAM，并且在打孔模式下完成解打孔操作；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；解交织RAM读控制器，用于读取解交织RAM，并且所读取的数据均是并行4个符号的读操作；解交织RAM，划分成M*M个子RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后按照所述解交织RAM读控制器生成的地址读出数据，完成解交织。2.权利要求1所述的装置，其中，输入缓存RAM采用的宽度为8个符号，深度为G/8。3.权利要求1所述的装置，其中，所述解重发模块最大并行时一次读写8个符号，在输 入缓存RAM输出时完成数据的合并，然后将合并结果写回到输入缓存RAM。4.权利要求1所述的装置，其中，所述输入缓存RAM读控制器和比特分离装置用于从输 入缓存RAM中的相应地址取数，经过解打孔处理后按照先系统码后校验码的顺序输出，并 给出读写控制信号。5.权利要求4所述的装置，其中，所述输入缓存RAM读控制器和比特分离装置采用不连 续的读输入缓存RAM而连续写解交织RAM的方式。6.权利要求1所述的装置，其中，所述解交织RAM包括三组相互独立的子块解交织 RAM，用于分别存放处理完毕的S、Pl和P2数据流。7.权利要求6所述的装置，其中，所述子块解交织RAM的地址总深度为6172，宽度为1 个符号。8.权利要求1所述的装置，其中，所述解交织RAM写控制器对于所述输入缓存RAM读 控制器和比特分离装置输出的前D个符号，控制写入子块解交织RAM S，对于所述输入缓存 RAM读控制器和比特分离装置输出的后2D个符号，间隔写入子块解交织RAM Pl和P2，其中， D为数据流解交织后的长度。9.权利要求8所述的装置，其中，所述解交织RAM写控制器将生成的写地址反馈给所述 输入缓存RAM读控制器和比特分离装置，用于后者填充比特的恢复操作。10.权利要求1所述的装置，其中，所述解交织RAM读控制器用于产生解交织RAM的读 地址，包括当系统码和校验码全部写入解交织RAM中，产生读使能信号，使得三个解交织RAM同时 并行输出解交织后的数据给外部turbo解码器；读取解交织RAM，每次并行读4个数；根据解交织RAM写控制器的生成地址，得到解交 织子RAM的4个并行片选信号和读地址；对于系统码和校验信息1，每个时钟周期直接读出4个符号；对于校验信息2，每次读出的4个符号中的前三个和寄存器中的符号组成新的4个并行符号输...

【专利技术属性】
技术研发人员：张秀丽，唐杉，许彤，石晶林，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]