一种低复杂度低延时除法器制造技术

本实用新型专利技术提供了一种低复杂度低延时除法器，包括：输入模块、记数转换模块、求倒数模块乘法模块及输出模块，输入模块用于输入除数、被除数及精度参数，并进行转换后分别发送到乘法模块、求倒数模块及乘法模块；记数转换模块计算出除数的整数位数，并发送到乘法模块，将该除数变换为小数发送到求倒数模块；求倒数模块求解出该小数倒数的以精度参数为整数位数的优选结果发送到乘法模块；乘法模块求出二进制计算结果发送到输出模块。本实用新型专利技术不需要事先存贮大量的计算表格，硬件开销较小，只需要二进制的取反、加法、乘法等操作，处理环节较少，可以利用组合电路实现，处理时延较小。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种低复杂度低延时除法器。
技术介绍
数字信号处理包含一系列基本运算，如加、减、乘、除，其中加、减、乘等运算的实现方法较为直接，有较为简单高效的数字电路与之对应；除法运算的实现相比较而言，则不是非常直接、容易。 目前常用的除法实现方法有查表法、牛顿迭代法、多项式短除法等方法。随着高级信号处理技术的应用，除法电路在现代通信系统中经常出现，如信号的归一化，求取矩阵的逆等都需要做除法。现代通信系统及其实现技术正在向高速、低功耗(特别是终端便携设备)方向发展，往往要求数字信道处理实现时延极小，复杂度较低。而以上方法存在一定问题，如查表法需要加入硬件，并预先设定，复杂度较高；牛顿迭代法及多项式短除法，计算次数繁多，处理时延较大。
技术实现思路
本技术要解决的技术问题是提供一种低复杂度低延时的除法器。 为了解决上述问题，本技术提供了一种低复杂度低延时除法器，包括输入模块、记数转换模块、求倒数模块乘法模块及输出模块， 所述输入模块用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进制数字后，将转换后的除数发送到所述记数转换模块，将转换后的被除数发送到所述乘法模块，将精度参数分别发送到所述求倒数模块及所述乘法模块； 所述记数转换模块接收到所述输入模块发送来的转换后的除数后，计算出该除数的整数位数，并将该整数位数发送到所述乘法模块，同时，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块； 所述求倒数模块接收到所述输入模块发送来的精度参数及所述记数转换模块发送来的小数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发送到所述乘法模块； 所述乘法模块接收到所述输入模块发送来的被除数与精度参数、所述记数转换模块发送来的整数位数及所述求倒数模块发送来的优选结果，求出该计算的二进制计算结果。 进一步，还包括输出模块，所述输出模块接收所述乘法模块的二进制计算结果后进行转换，以数字输入时的进位制形式进行输出。 进一步，所述记数转换模块包括数据接收单元、位数搜索单元及数据转换单元，其中， 所述数据接收单元接收到所述输入模块发送来的转换后的除数后，将该除数分别发送到位数搜索单元及数据转换单元； 所述数据位数搜索单元接收到所述数据接收单元发送来的除数，搜索出该除数的整数部分的位数后，将该位数发送到所述乘法模块； 所述数据转换单元接收到所述数据接收单元发送来的除数，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块。 进一步，所述求倒数模块包括求整单元、取反单元及求解单元，其中， 所述求整单元接收到所述输入模块发送来的精度参数及所述记数转换模块发送来的小数，列出该小数倒数的以该精度参数为整数位数的二进制整数表现形式后发送到所述取反单元； 所述取反单元接收到所述求整单元发送来的二进制整数表现形式后进行取反，并将取反后的二进制整数表现形式发送到所述求解单元； 所述求解单元接收到所述取反单元发送来的取反后的二进制整数表现形式，进行分类移位加求解计算后，按照预设标准进行优选，并将该优选结果发送到所述乘法模块。 进一步，所述求解单元包括分项子单元、移位加子单元及优选子单元，其中， 所述分项子单元接收到所述取反单元发送来的取反后的二进制整数表现形式，按照预设条件进行分项，并把分项结果发送到所述移位加子单元； 所述移位加子单元以精度参数为标准，分别对分项后二进制整数表现形式进行移位加计算，并将各分项的移位加计算结果发送到所述优选子单元； 所述优选子单元接收到所述移位加子单元发送来的各分项移位加计算结果后，按照预设标准进行优选，并将该优选结果发送到所述乘法单元。 进一步，所述乘法模块包括分配单元、乘法单元、求和单元及移位单元，其中， 所述分配单元接收到所述输入模块发送来的被除数与精度参数、所述记数转换模块发送来的整数位数及所述求倒数模块发送来的优选结果后，将该被除数与该优选结果发送到所述乘法单元，并将该整数位数与精度参数发送到所述求和单元； 所述乘法单元接收到所述分配单元发送来的被除数与优选结果后，计算出被除数与该优选结果的乘法计算结果，并将该乘法计算结果发送到所述移位单元； 所述求和单元接收到所述分配单元发送来的整数位数与精度参数后求出该整数位数与精度参数的和，并将该和发送到所述移位单元； 所述移位单元接收到所述乘法单元发送来的乘法计算结果及所述求和单元发送来的和后，以该和为该乘法计算结果中小数点左移的位数，最终得出二进制计算结果，并将该二进制计算结果发送到所述输出模块。 本技术具有如下优点 1、本技术采用记数转换模块、求倒数模块及乘法模块来实现除法的计算，不需要事先存贮大量的计算表格，硬件开销较小，只需要二进制的取反、加法、乘法等操作，处理环节较少，可以利用组合电路实现，处理时延较小。 2、本技术仅以四个简单的模块就实现了除法计算，整体结构简单，提高了数字信号处理速度。特别是在多个不同被除数被同一个除数相除的情况下，例如归一化处理、矩阵求逆等情况，其高效性和低复杂度特性更为突出。以下结合附图对本技术的实施方式作进一步说明 附图说明图1示出了本技术一种低复杂度低延时除法器工作原理示意图。具体实施方式如图1所示，本技术包括输入模块1、记数转换模块2、求倒数模块3及乘法 模块4，其中 输入模块1用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进 制数字后，将转换后的除数发送到记数转换模块2，将转换后的被除数发送到乘法模块4， 将精度参数分别发送到求倒数模块3及乘法模块4。 记数转换模块2接收到输入模块1发送来的转换后的除数后，计算出该除数的整 数位数，并将该整数位数发送到乘法模块4，同时，移动该除数中小数点的位置到该除数的 最高位前，将该除数变换为小数，并将该小数发送到求倒数模块3。 求倒数模块3接收到输入模块1发送来的精度参数及记数转换模块2发送来的小 数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发送到乘法 模块4。 乘法模块4接收到输入模块1发送来的被除数与精度参数、记数转换模块2发送 来的整数位数及求倒数模块3发送来的优选结果，求出该计算的二进制计算结果。 本技术中还包括输出模块5，输出模块5接收到乘法模块4发送来的二进制计 算结果后进行转换，以数字输入时的进位制形式进行输出。 本技术中，记数转换模块2包括数据接收单元21、位数搜索单元22及数据转 换单元23，其中 数据接收单元21接收到输入模块1发送来的转换后的除数后，将该除数分别发送 到位数搜索单元22及数据转换单元23。 数据位数搜索单元22接收到数据接收单元21发送来的除数，搜索出该除数的整 数部分的位数后，将该位数发送到乘法模块4。 数据转换单元23接收到数据接收单元21发送来的除数，移动该除数中小数点的 位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到求倒数模块3。 本技术中，求倒数模块3包括求整单元31、取反单元32及求解单元33，其中 求整单元31接收到输入模块1发送来的精度参数及记数转换模块2发送来的小数， 列出该小数倒数的以该精度参数为整数位数的二本文档来自技高网...

【技术保护点】
一种低复杂度低延时除法器，其特征在于：包括输入模块（１）、记数转换模块（２）、求倒数模块（３）及乘法模块（４），所述输入模块（１）用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进制数字后，将转换后的除数发送到所述记数转换模块（２），将转换后的被除数发送到所述乘法模块（４），将精度参数分别发送到所述求倒数模块（３）及所述乘法模块（４）；所述记数转换模块（２）接收到所述输入模块（１）发送来的转换后的除数后，计算出该除数的整数位数，并将该整数位数发送到所述乘法模块（４），同时，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块（３）；所述求倒数模块（３）接收到所述输入模块（１）发送来的精度参数及所述记数转换模块（２）发送来的小数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发送到所述乘法模块（４）；所述乘法模块（４）接收到所述输入模块（１）发送来的被除数与精度参数、所述记数转换模块（２）发送来的整数位数及所述求倒数模块（３）发送来的优选结果，求出该计算的二进制计算结果。

【技术特征摘要】
一种低复杂度低延时除法器，其特征在于包括输入模块(1)、记数转换模块(2)、求倒数模块(3)及乘法模块(4)，所述输入模块(1)用于输入除数、被除数及精度参数，并将该除数及被除数转换为二进制数字后，将转换后的除数发送到所述记数转换模块(2)，将转换后的被除数发送到所述乘法模块(4)，将精度参数分别发送到所述求倒数模块(3)及所述乘法模块(4)；所述记数转换模块(2)接收到所述输入模块(1)发送来的转换后的除数后，计算出该除数的整数位数，并将该整数位数发送到所述乘法模块(4)，同时，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块(3)；所述求倒数模块(3)接收到所述输入模块(1)发送来的精度参数及所述记数转换模块(2)发送来的小数，求解出该小数倒数的以精度参数为整数位数的优选结果，并将该优选结果发送到所述乘法模块(4)；所述乘法模块(4)接收到所述输入模块(1)发送来的被除数与精度参数、所述记数转换模块(2)发送来的整数位数及所述求倒数模块(3)发送来的优选结果，求出该计算的二进制计算结果。2. 如权利要求l所述的低复杂度低延时除法器，其特征在于还包括输出模块(5)，所述输出模块(5)接收所述乘法模块(4)的二进制计算结果后进行转换，以数字输入时的进位制形式进行输出。3. 如权利要求2所述的低复杂度低延时除法器，其特征在于所述记数转换模块(2)包括数据接收单元(21)、位数搜索单元(22)及数据转换单元(23)，其中，所述数据接收单元(21)接收到所述输入模块(1)发送来的转换后的除数后，将该除数分别发送到位数搜索单元(22)及数据转换单元(23);所述数据位数搜索单元(22)接收到所述数据接收单元(21)发送来的除数，搜索出该除数的整数部分的位数后，将该位数发送到所述乘法模块(4);所述数据转换单元(23)接收到所述数据接收单元(21)发送来的除数，移动该除数中小数点的位置到该除数的最高位前，将该除数变换为小数，并将该小数发送到所述求倒数模块(3)。4. 如权利要求3所述的低复杂度低延时除法器，其特征在于所述求倒数模块(3)包括求整单元(31)、取反单元(32)及求解单元(33)，其中，所述求整单元(31)接收到所述输入模块(1)发送来的精度参数及所述记数转换模块...

【专利技术属性】
技术研发人员：龚明，
申请(专利权)人：中兴通讯股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]