支持可重组多核ＩＰ的通用处理器及其方法技术

本发明专利技术公开了一种支持可重组多核ＩＰ的通用处理器及其方法。该通用处理器包括：多个ＩＰ核模块；指令解析单元，被配置成输入指令并对指令进行解析，该指令包括至少一个配置域数据和至少一个操作域数据，该指令解析单元分别输出配置域数据和操作域数据；和ＩＰ核配置单元。ＩＰ核配置单元包括：第一输入，用于输入配置域数据；多个第二输入，分别被耦合到多个ＩＰ核模块的输出；多个第二输出，分别被耦合到多个ＩＰ核模块的输入；和第三输出，被耦合到通用处理器的输出。ＩＰ核配置单元被配置成根据配置域数据来调整多个第一输入、多个第二输出和第三输出之间的连接方式。多个ＩＰ核模块执行基于操作域数据的操作。

【技术实现步骤摘要】

本专利技术涉及处理器，具体来说，涉及一种用于支持可重组多核IP的通用处理器以及一种用于在通用处理器中支持可重组多核IP的方法。
技术介绍
处理器是一台计算机中的重要部件，其性能往往决定计算机的性能。处理器的开 发与研究是人们所关心的重要问题。图2示出了现有技术的通用处理器的一般结构。如图2所示，通用处理器2000包括指令译码装置2010以及通用算术和逻辑单元 2020。指令译码装置2010接收指令，对指令执行指令译码操作，并产生指令译码结果。通用算术和逻辑单元2020根据指令译码结果对待处理的数据执行操作，以产生 输出结果。通用处理器2000还可以包括许多其它部件，例如，时钟单元2030、存储器2040、测 试单元2050等。图2例示了现有技术的通用处理器的实现方案。在现有技术的实现方案中，首先 建立了 一个通用的结构，即，通用算术和逻辑单元2020。该通用的结构根据提供给它的控制 信号(即，指令译码结果)，对待处理的数据执行各种操作。由指令译码装置2010提供控制信号。对于这种通用的结构，系统接收数据和控制信号，并产生输出。这样，对于每一个 新的程序(应用)，程序员只需要提供一组新的控制信号(指令)，而不需要重新连接硬件。这种通用处理器的结构存在许多问题。它以牺牲性能为代价来换取通用性。例如，在现有技术的通用处理器结构中，所有的处理最终都需要通过通用算术和 逻辑单元2020执行。因此，就这一点来说，现有技术的通用处理器是串行的或者集中式的。 而实际上，可能有许多处理是可以并行执行的。在现有技术的通用处理器中，这些原本能够 并行执行的处理必需等待通用算术和逻辑单元2020来顺序执行它们。这样，处理的速度被 降低了。此外，由于通用算术和逻辑单元2020是固定的，因此，为了对数据执行各种操作， 因此，需要有一个强大的指令译码装置2010来为它提供各种控制信号。这增加了指令译码 装置的实现复杂性和难度。在有的情况下，指令译码装置由于需要承担过多的处理负荷，而 成为制约处理器性能的瓶颈。此外，为了能够适用于各种不同的应用，对于原本可以由专用硬件一次完成的处 理，在现有技术的通用处理器中往往需要将它拆分为多个处理。这实际上大大降低了处理 器的处理性能。图3示出了现有技术的通用处理器的另一种结构。如图3所示，通用处理器3000包括分配单元3010、指令译码装置3020、专用处理单元3030以及通用算术和逻辑单元3040。分配单元3010将一部分指令发送给指令译码装置3020，以及将一部分指令发送 给专用处理单元3030，以执行专门的处理。指令译码装置3020接收指令，对指令执行指令译码操作，并产生指令译码结果。专用处理单元3030用于实现专门的处理功能。通用算术和逻辑单元3050根据指令译码结果对待处理的数据执行操作，以产生 输出结果。通用处理器3000还可以包括许多其它部件，例如，时钟单元3050、存储器3060、测 试单元3070等。由于如前面所述的通用处理器中所存在的缺陷，因此，在某些情况下，图2所示的 通用处理器无法满足一些应用的需求。因此，在图3所示的通用处理器的结构中提供专用 的处理单元以满足这部分需求。实际上，图3所示的通用处理器的结构仅仅是专用处理硬件和通用处理器的简单 叠加，而没有对图2所示的通用处理器的结构作出任何实质上的改变。例如，芯片中的资源是有限的，不可能为每种应用设置一个专用处理单元。如果为 每种应用设置一个专用处理单元，通用算术和逻辑单元也就失去了存在的意义。另外，即便是在设置有专用处理单元的情况下，专用处理单元以及通用算术和逻 辑单元的硬布线结构也都是固定的。因此，很难灵活地配置各个单元之间的连接关系，从而 动态地将一个单元的处理结果提供给另一个单元使用，或者将另一个单元的处理结果提供 给一个单元使用，或者由不同的单元并行地执行处理。这些往往也是提高处理器性能的重 要方面。另外，如果仅采用专用处理硬件电路，尽管可以针对某一种应用优化电路，从而达 到理想的性能，但是，其应用的范围却受到了很大的限制。另外，本专利技术的专利技术人注意到，技术人员已经开发出了用于实现各种功能的许多 IP核。这些IP核针对所要执行的处理，对硬件进行了优化。它们往往可以占用很少的资 源，而提供很高的处理速度。这些IP核往往能够达到很高的处理性能。但是，由于现有技 术的通用处理器的这种结构的限制，这些IP核很难被通用处理器所利用，或者仅仅能够作 为通用处理器中附属的专用处理单元而被采用。另外，尽管在现有技术中，可以使用现场可编程器件(FPGA)等来实现一些应用功 能，但是，每当硬件配置程序被下载到FPGA中之后，该FPGA的功能也就被固定了。一方面， 不可能为每种应用功能都重新下载配置程序。另一方面，如果要求同时实现多种应用功能， 则在现有技术中，只能将FPGA配置成具有前面所述的通用处理器的结构。这仍然无法解决 上述技术问题。因此，需要提出一种新的技术来解决上述现有技术中的任何问题。
技术实现思路
本专利技术的一个目的在于至少部分地解决上面所述的现有技术中的问题里的至少 一个技术问题。本专利技术的另一个目的在于提供一种支持多核IP的通用处理器。本专利技术的另一个目的在于动态配置通用处理器中的IP资源。根据本专利技术的第一方面，提供了一种用于支持可重组多核IP的通用处理器，包 括多个IP核模块；指令解析单元，其被配置成输入指令并对指令进行解析，其中，该指令 包括至少一个配置域数据和至少一个操作域数据，其中，该指令解析单元还被配置成分别 输出所述配置域数据和操作域数据；以及IP核配置单元，包括用于输入所述配置域数据的 第一输入、多个第二输入、多个第二输出以及第三输出，其中该多个第二输入分别被耦合到 所述多个IP核模块的输出，该多个第二输出分别被耦合到所述多个IP核模块的输入，该第 三输出被耦合到所述通用处理器的输出。其中，所述IP核配置单元被配置成根据所述配置 域数据来调整所述多个第一输入、多个第二输出和第三输出之间的连接方式。其中，所述多 个IP核模块执行基于所述操作域数据的操作。优选地，所述通用处理器还包括指令译码器，其被配置成接收从所述指令解析单 元输出的操作域数据，对所述操作域数据执行指令译码操作，以及输出指令译码结果。其 中，所述IP核配置单元还包括第四输入，用于接收所述指令译码结果。其中，所述IP核配 置单元还被配置成根据所述配置域数据来调整所述多个第二输入、多个第二输出、第三输 出和第四输入之间的连接方式。优选地，所述IP核配置单元还包括第五输入，用于接收待处理的数据。其中，所 述IP核配置单元还被配置成根据所述配置域数据来调整所述多个第二输入、多个第二输 出、第三输出、第四输入和第五输入之间的连接方式。优选地，所述配置域数据包含用于指示连接方式的信息，以及所述操作域数据包 含用于指示所要实现的操作的信息。优选地，所述IP核配置单元包括多个选通电路，每个选通电路包括多个输入端和 输出端，其中，所述多个输入端分别被连接到所述多个第二输入、第四输入和第五输入，所 述输出端被连接到所述多个第二输出和第三输出中的一个，其中，每个选通电路被配置成 根据所述配置域数据从所述多个第二输入、第四输入和第五输入中进行选择并输出选择本文档来自技高网...

【技术保护点】
一种用于支持可重组多核ＩＰ的通用处理器，包括：多个ＩＰ核模块；指令解析单元，其被配置成输入指令并对指令进行解析，其中，该指令包括至少一个配置域数据和至少一个操作域数据，其中，该指令解析单元还被配置成分别输出所述配置域数据和操作域数据；以及ＩＰ核配置单元，包括：第一输入，用于输入所述配置域数据，多个第二输入，该多个第二输入分别被耦合到所述多个ＩＰ核模块的输出，多个第二输出，该多个第二输出分别被耦合到所述多个ＩＰ核模块的输入，以及第三输出，该第三输出被耦合到所述通用处理器的输出，其中，所述ＩＰ核配置单元被配置成根据所述配置域数据来调整所述多个第一输入、多个第二输出和第三输出之间的连接方式，其中，所述多个ＩＰ核模块执行基于所述操作域数据的操作。

【技术特征摘要】
一种用于支持可重组多核IP的通用处理器，包括多个IP核模块；指令解析单元，其被配置成输入指令并对指令进行解析，其中，该指令包括至少一个配置域数据和至少一个操作域数据，其中，该指令解析单元还被配置成分别输出所述配置域数据和操作域数据；以及IP核配置单元，包括第一输入，用于输入所述配置域数据，多个第二输入，该多个第二输入分别被耦合到所述多个IP核模块的输出，多个第二输出，该多个第二输出分别被耦合到所述多个IP核模块的输入，以及第三输出，该第三输出被耦合到所述通用处理器的输出，其中，所述IP核配置单元被配置成根据所述配置域数据来调整所述多个第一输入、多个第二输出和第三输出之间的连接方式，其中，所述多个IP核模块执行基于所述操作域数据的操作。2.如权利要求1所述的通用处理器，还包括指令译码器，其被配置成接收从所述指令解析单元输出的操作域数据，对所述操作域 数据执行指令译码操作，以及输出指令译码结果，其中，所述IP核配置单元还包括第四输入，用于接收所述指令译码结果， 其中，所述IP核配置单元还被配置成根据所述配置域数据来调整所述多个第二输入、 多个第二输出、第三输出和第四输入之间的连接方式。3.如权利要求1所述的通用处理器，其中，所述IP核配置单元还包括第五输入，用于 接收待处理的数据，其中，所述IP核配置单元还被配置成根据所述配置域数据来调整所述多个第二输入、 多个第二输出、第三输出、第四输入和第五输入之间的连接方式。4.如权利要求1所述的通用处理器，其中，所述配置域数据包含用于指示连接方式的信息，以及所述操作域数据包含用于 指示所要实现的操作的信息。5.如权利要求1-4中的任何一个所述的通用处理器，其中，所述IP核配置单元包括多个选通电路，每个选通电路包括多个输入端和输出 端，其中，所述多个输入端分别被连接到所述多个第二输入、第四输入和第五输入，所述输 出端被连接到所述多个第二输出和第三输出中的一个，其中，每个选通电路被配置成根据 所述配置域数据从所述多个第二输入、第四输入和第五输入中进行选择并输出选择结果。6.如权利要求5所述的通用处理器，其中，每个选通电路还包括控制端，以及每个选通电路被配置成根据控制端上的信号 从所述多个第二输入、第四输入和第五输入中进行选择并输出选择结果，以及 其中，每个选通电路的控制端上的信号是根据所述配置域数据而被设置的。7.如权利要求1-4中的任何一个所述的通用处理器， 其中，所述IP核配置单元是可控开关阵列。8.如权利要求7所述的通用处理器，其中，所述可控开关阵列包含晶体管或CMOS管。9.如权利要求7所述的通用处理器，其中，所述可控开关阵列中的开关元件具有控制端，用于控制开关元件的导通和关断， 其中，控制端上的控制信号是根据所述配置域数据而被设置的。10.如权利要求1-4中的任何一个所述的通用处理器，其中，所述连接方式包括串联方式、或者并联方式、或者串联和并联的组合方式。11.如权利要求1-4中的任何一个所述的通用处理器， 其中，所述多个IP核模块包括通用处理器IP核模块。12.如权利要求1-4中的任何一个所述的通用处理器，其中，所述多个IP核模块包括指令译码IP核模块以及算术和逻辑单元IP核模块。13.如权利要求1-4中的任何一个所述的通用处理器， 其中，所述多个IP核模块位于相同的芯片中。14.如权利要求1-4...

【专利技术属性】
技术研发人员：刘大力，曹春春，
申请(专利权)人：北京多思科技发展有限公司，
类型：发明
国别省市：11[中国|北京]