基于FPGA的并联IGBT差分接口驱动单元制造技术

本实用新型专利技术公开了一种基于ＦＰＧＡ的并联ＩＧＢＴ差分接口驱动单元，包括主控单元、双绞线和栅极驱动检测单元，所述的主控单元通过双绞线连接到栅极驱动检测单元，所述的主控单元由ＣＰＵ和ＦＰＧＡ差分发生和接受单元组成，栅极驱动检测单元由ＦＰＧＡ差分发生和接受单元、栅极驱动单元、故障反馈单元组成，所述的ＣＰＵ由ＤＳＰ２４０系列最小控制系统组成，所述的ＦＰＧＡ差分发生和接受单元由ＸＣ３Ｓ２００ＦＰＧＡ最小控制系统组成。本实用新型专利技术的电路采用了ＬＶＤＳ技术，实现了驱动信号传输的可靠性和实时性。本实用新型专利技术的驱动侧差分发生和接受单元接受一路差分信号后可转化为多路单端驱动信号输出，可以并联驱动多个ＩＧＢＴ，实现了大功率ＩＧＢＴ的驱动。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种大功率IGBT差分接口驱动单元，尤其涉及一种用于牵 引变流器或辅助变流器的可远距离传输驱动信号和故障反馈信号等的基于 FPGA的并联IGBT差分接口驱动单元。
技术介绍
在大功率变频调速装置中，由于装置的尺寸较大，考虑到结构和散热的条 件，主控板上数字信号处理器DSP产生的PWM信号需经过较长的距离才能送到 IGBT逆变单元中。由IGBT的开关动作产生的高频干扰信号很容易在驱动信号的 传输过程中产生波形失真，从而影响IGBT的工作效率。而对于并联IGBT驱动单 元，要求由数字信号处理器DSP发出的驱动信号实时并且同步传输到驱动侧，保 证驱动信号的并行实时性。而现有的基于数字信号处理器DSP和FPGA的并联 IGBT差分接口驱动单元，采用的是RS422数据信号差分传输方式，属于一种低 电平平衡传输，它的抗干扰性能优良，在大功率变频器的高电压、强电磁干扰 的环境中可以稳定工作，但将PMW信号转化为RS422差分信号标准传输，传输 延迟效应比较明显，在100米长的双绞线上传输，传输时间一般在100纳秒左右。 对于PWM驱动脉冲从低压控制电路到高压功率电路即驱动板部分的传送过程， 如果距离大于l米， 一般均采用光纤传输，也就是使用光发生器、光纤、光接收 器等特殊器件，完成"电一光一电"的转换，这样转换的传输延迟效应是比较 明显的，传输时间通常在到200纳秒以上。综上所述，现有技术存在以下问题-1、 由于RS422信号传输系统有明显的延迟效应，影响了IGBT驱动信号传输 的可靠性和同步性。2、 在大功率变频装置中通常需要2个甚至更多的IGBT并联，而现有技术的 驱动信号经过一块驱动板中进行逻辑处理后，内部用硬线引出，而驱动信号在 驱动板与驱动板之间通过，造成驱动信号的不可靠，且对于大功率需要引出更 多并行的硬线信号。33、由于RS422信号传输系统是由一对发生接受信号芯片及传输介质组成， 对于多路信号则需要多对芯片，既增加了硬件的复杂性，也增加了成本。
技术实现思路
为克服现有技术的上述问题，本技术的目的是设计一种大功率、高可 靠性、低成本的可用于机车牵引变流器或辅助变流器的基于FPGA的并联IGBT 差分接口驱动单元。本技术的技术解决方案是这样实现的 一种基于FPGA的并联IGBT 差分接口驱动单元，包括主控单元、双绞线和栅极驱动检测单元，所述的主控 单元通过双绞线连接到栅极驱动检测单元，所述的主控单元由CPU和FPGA差 分发生和接受单元组成，所述的栅极驱动检测单元由FPGA差分发生和接受单 元、栅极驱动单元、故障反馈单元组成，所述的CPU由数字信号处理器DSP240 系列最小控制系统组成，所述的FPGA差分发生和接受单元由XC3S200FPGA 现场可编程门阵列的最小控制系统组成。本技术所述的CPU的引脚PWM1-PWM6和中断保护引脚PDPINT分 别与主控侧的FPGA的7个单端I/O相连。本技术所述的栅极驱动单元是以两个2SD315驱动板为核心的功率驱 动电路，两个2SD315驱动板的INA和INB端经过两个逻辑电路分别连接到驱 动侧的FPGA差分发生和接受单元的4个单端I/O，两个2SD315驱动板的引脚 SO经过电平匹配电路与驱动侧的FPGA差分发生和接受单元的1个单端I/O串 接。本技术所述的双绞线是至少可配置10对以上的LVDS标准信号的双绞线。与现有技术相比，本技术的有益效果如下1、 由于本技术的电路采用了LVDS技术，而LVDS技术的最高传输速率 可达1.923Gbps，实现了驱动信号传输的可靠性和实时性。2、 由于本技术的驱动侧差分发生和接受单元接受一路差分信号后可转 化为多路单端驱动信号输出，可以并联驱动多个IGBT，实现了大功率IGBT的驱动。3、 由于本技术由主控侧FPGA差分发生和接受单元发出的 路驱动信 号，避免从驱动板内部完成驱动信号的硬线扩展，使得驱动信号都从驱动板的接口端子输入，增大了大功率驱动的可靠性。4、由于本技术利用FPGA差分发生和接受单元可配置多路差分信号，实现了驱动信号的差分传输，降低了成本。附图说明本技术共有4张附图，其中图1是基于FPGA的并联IGBT差分接口驱动单元流程示意图。图2是基于FPGA的并駒GBT差分接口驱动单元的电路示意图。图3是基于FPGA的并联IGBT差分接口驱动单元的CPU与主控侧FPGA差分发生和接受单元连接关系图。图4是基于FPGA的并联IGBT差分接口驱动单元的驱动侧FPGA差分发生和接受单元与2SD315驱动板的连接关系图。图中，1、主控单元，2、双绞线，3、栅极驱动检测单元。具体实施方式以下结合附图对本技术进行进一步说明。如图1-4所示， 一种基于FPGA 的并联IGBT差分接口驱动单元，包括主控单元1 、双绞线2和栅极驱动检测 单元3 ，所述的主控单元1通过双绞线2连接到栅极驱动检测单元3 ，其 特征在于所述的主控单元1由CPU和FPGA差分发生和接受单元组成，所. 述的栅极驱动检测单元3由FPGA差分发生和接受单元、栅极驱动单元、故障 反馈单元组成，所述的CPU由数字信号处理器DSP240系列最小控制系统组成， 所述的FPGA差分发生和接受单元由XC3S200FPGA现场可编程门阵列的最小 控制系统组成。所述的CPU的引脚PWM1-PWM6和中断保护引脚PDPINT分 别与主控侧的FPGA的7个单端I/O相连。所述的栅极驱动单元是以两个2SD315 驱动板为核心的功率驱动电路，两个2SD315驱动板的INA和INB端经过两个 逻辑电路分别连接到驱动侧的FPGA差分发生和接受单元的4个单端1/0，两个 2SD315驱动板的引脚SO经过电平匹配电路与驱动侧的FPGA差分发生和接受 单元的1个单端I/O串接。所述的双绞线2是至少可配置10对以上的LVDS 标准信号的双绞线2 。本技术的驱动方法，包括以下步骤A、根据IGBT器件的特性和控制系统的要求，发出所需要的脉冲频率和占 空比配置主控单元1中CPU的周期寄存器和比较寄存器，CPU通过引脚PWM1-PWM6产生6路单端PWM信号，送到主控侧FPGA差分发生和接受单 元中；B、 主控侧FPGA差分发生和接受单元接受6路PWM信号经过匹配电平 3.3V的6个I/0端输入，通过差分引脚输出，通过双绞线2及终端匹配电阻将 信号送到驱动侧的FPGA差分发生和接受单元的差分信号接受引脚；C、 驱动侧的FPGA差分发生和接受单元接受差分信号，实现单路差分信号 输入，同时产生多路IGBT单端驱动信号，并经过上下桥臂的互锁电路，再分别 送到两个2SD315驱动板的InA和InB端，完成触发大功率IGBT;D、 将两个2SD315驱动板的SO端输出的故障信号经过5V-3.3V的电阻网 络接入到BANK4的单端I/0引脚，通过DCI-P、 DCI-N引脚差分输出，送到主 控侧的FPGA差分发生和接受单元的BANK3差分输入引脚，通过同BANK的 单端I/O输出到两个5V供电的反相器，再输出到CPU的中断保护弓I脚PDPINT， CPU检测到PDPINT引脚的电平变化时，封锁PWM脉冲，保护主电路。本技术工作时，本文档来自技高网...

【技术保护点】
一种基于ＦＰＧＡ的并联ＩＧＢＴ差分接口驱动单元，包括主控单元（１）、双绞线（２）和栅极驱动检测单元（３），所述的主控单元（１）通过双绞线（２）连接到栅极驱动检测单元（３），其特征在于：所述的主控单元（１）由ＣＰＵ和ＦＰＧＡ差分发生和接受单元组成，所述的栅极驱动检测单元（３）由ＦＰＧＡ差分发生和接受单元、栅极驱动单元、故障反馈单元组成，所述的ＣＰＵ由数字信号处理器ＤＳＰ２４０系列最小控制系统组成，所述的ＦＰＧＡ差分发生和接受单元由ＸＣ３Ｓ２００ＦＰＧＡ现场可编程门阵列的最小控制系统组成。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：于英男，马惠春，车向中，戴碧君，
申请(专利权)人：中国北车股份有限公司大连电力牵引研发中心，
类型：实用新型
国别省市：91[]