一种降低CPU功耗的方法和一种CPU技术

本发明专利技术公开了一种ＣＰＵ，包括以下部件：包括多个阵列块的数据存储阵列和指令存储器；数据存储管理器，用于管理指向所述数据存储阵列的访问请求；指令存储管理器，用于管理指向所述指令存储器的访问请求；控制器，用于控制并协调各个功能部件运行；运算器，用于完成各种算术和逻辑运算；该ＣＰＵ还包括：位于数据存储管理器中的时钟控制模块，用于针对所述数据存储阵列中的各个阵列块，判断下一时钟周期中，是否有针对该阵列块的访问请求；如果有，则在下一个时钟周期输出时钟信号至该阵列块，否则，在下一个时钟周期禁止时钟信号输出至该阵列块。本发明专利技术通过时钟信号的开关，避免了处于非访问状态的存储器的功耗浪费，进而降低了整个ＣＰＵ器件的功耗。

【技术实现步骤摘要】

本专利技术涉及嵌入式系统
，特别是涉及一种降低CPU功耗的方 法，以及一种低功耗的CPU。
技术介绍
CPU应用非常广泛，例如，CPU作为重要器件应用在各种SOC (System OnChip，片上系统)中。在芯片设计和应用中，功耗是一个必须考虑的问题，而CPU作为重要 器件，如何降低其功耗也是现有技术一直渴望改进的一个方向。例如，公开 号为CN101162405的中国专利就公开了一种动态降低CPU功耗的方法。该 方法可以依据CPU占有率动态调整CPU的指令运行速度。在CPU运行过 程中，如果CPU的占有率低于设定的下限值就将CPU的指令运行速度降低， 如果CPU的占有率高于设定的上限值就将CPU的指令运行速度提高，其中 CPU的指令运行速度的调整主要通过开关数据高速緩存器接口和指令高速 存器接口，以及改变传输时延来实现的。上述改进方案是针对CPU整体进行的，那么是否还存在其他的改进角 度？我们将CPU器件作进一步的细分，其可能包括控制部分、运算部分和 存储部分，那么是否可以针对CPU器件的某个或者多个部件进行改进，或 者对某个或者多个部件的运行过程进行改进，以进一步降低CPU的功耗？因为在实际的设计和应用中，本领域技术人员对于功耗的追求是越低越好， 任何能够降低功耗的方法都是需要的。总之，目前需要本领域技术人员迫切解决的一个技术问题就是如何能 够进一步降低CPU器件的功耗。
技术实现思路
本专利技术所要解决的技术问题是提供一种能够进一步降低CPU器件功 耗的解决方案以及应用该解决方案的CPU器件，以降低CPU器件中存储 部分在运行中的功耗，从而降低整个CPU器件的功耗。为了解决上述技术问题，本专利技术实施例公开了一种CPU，包括数据 存储阵列，包括多个阵列块，用于存储数据；指令存储器，用于存储指令； 数据存储管理器，用于管理指向所述数据存储阵列的访问请求；指令存储管 理器，用于管理指向所述指令存储器的访问请求；控制器，用于控制并协调 各个功能部件运行；运算器，用于完成各种算术和逻辑运算；还包括位于数据存储管理器中的时钟控制模块，用于针对所述数据存 储阵列中的各个阵列块，判断下一时钟周期中，是否有针对该阵列块的访问 请求；如果有，则在下一个时钟周期输出时钟信号至该阵列块，否则，在下 一个时钟周期禁止时钟信号输出至该阵列块。优选的，所述数据存储阵列为紧耦合物理存储模块TCM，其包括4个 或4个以上的扇区block,每个扇区block包括4个或4个以上的阵列块bank。优选的，当所述时钟控制模块控制时钟信号输出至一阵列块时，时钟控 制模块还用于控制针对该阵列块的数据使能信号为有效状态；当所述时钟控 制模块禁止时钟信号输出至一阵列块时，时钟控制模块还用于控制针对该阵 列块的数据使能信号为无效状态。优选的，所述指向所述数据存储阵列的访问请求为CPU外部设备通过 数据总线发送至数据存储管理器的。优选的，所述CPU还可以包括加载Load/存储Store部件；所述指向所 述数据存储阵列的访问请求为CPU控制器通过加载Load/存储Store部件向 数据存储管理器发出的。依据本专利技术的另 一实施例，还公开了 一种降低CPU功耗的方法，该CPU 包括数据存储阵列，包括以下步骤接收指向所述数据存储阵列的访问请求； 针对所述数据存储阵列中的各个阵列块，判断下一时钟周期中，是否有针对 该阵列块的访问请求；如果有，则在下一个时钟周期输出时钟信号至该阵列 块，否则，在下一个时钟周期禁止时钟信号输出至该阵列块。优选的，当控制时钟信号输出至一阵列块时，上述方法还可以包括控 制针对该阵列块的数据使能信号为有效状态；当禁止时钟信号输出至一阵列 块时，上述方法还可以包括控制针对该阵列块的数据使能信号为无效状态。优选的，所述指向所述数据存储阵列的访问请求为CPU外部设备通过数据总线发送至数据存储管理器的。优选的，所述指向所述数据存储阵列的访问请求为CPU控制器通过加 载Load/存储Store部件向数据存储管理器发出的。优选的，所述数据存储阵列为紧耦合物理存储模块TCM，其包括4个 或4个以上的扇区block，每个扇区block包括4个或4个以上的阵列块bank。与现有技术相比，本专利技术具有以下优点本专利的专利技术人从整个CPU器件选择了数据存储部件进行改进，由于 存储部件的功耗占整个CPU器件功耗的比例也较高，所以本专利技术可以较好 的降低CPU器件功耗。具体的，由于现有的数据存储器件一般都采用了阵列存储结构， 一个数 据存储器可能包括多个存储体(例如，阵列块bank)，当读取或者写数据时， 时钟信号加载在整个数据存储器件上，但是在该数据存储器件中，可能仅有 少数的几个存储体正在被读写，而该数据存储器件中的所有存储体的时钟信 号和数据使能信号都是有效的，即此时的每个存储体都在消耗能量，即使并 没有对该存储体的访问。也就是说，此时，该数据存储器件中的其他存储体 (非访问对象)就处于功耗浪费的状态。本专利技术就是通过时钟信号的开关将 这部分功耗浪费避免了 ，从而降低了整个CPU器件的功耗。附图说明图1是本专利技术一种CPU器件实施例的部件结构示意图2是本专利技术一种数据存储阵列的内部结构示意图3是本专利技术另 一种CPU器件实施例的部件结构示意图4是本专利技术 一种降低CPU功耗的方法实施例的步骤流程图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合 附图和具体实施方式对本专利技术作进一步详细的说明。本专利技术实施例的核心构思之一在于针对数据存储部件，在CPU芯 片中增加时钟信号控制器，当识别出数据存储器件全部或者部分处于空闲状态时，针对没有访问需求的阵列块停止提供时钟信号，由于在COMS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)电路 中，功耗与时钟成正比；所以在空闲时刻停止提供时钟信号，就可以去掉 此时空闲阵列块的能量消耗，以达到降低功耗的目的。参照图1，示出了本专利技术一种CPU器件实施例的部件结构，具体可 以包括数据存储阵列101，包括多个阵列块，用于存储数据； 指令存储器102,用于存储指令；数据存储管理器103,用于管理指向所述数据存储阵列的访问请求； 指令存储管理器104,用于管理指向所述指令存储器的访问请求； 控制器105,用于控制并协调各个功能部件运行； 运算器106，用于完成各种算术和逻辑运算； 还包括位于数据存储管理器中的时钟控制模块107，用于针对所述数据存储阵 列中的各个阵列块，判断下一时钟周期中，是否有针对该阵列块的访问请求； 如果有，则在下一个时钟周期输出时钟信号至该阵列块，否则，在下一个时 钟周期禁止时钟信号输出至该阵列块。简单的情况就是，针对每个阵列块， 都有连线引入时钟信号，则时钟控制模块107控制该连线关闭，中断时钟信 号的输入，即可达到减小功耗的效果。具体的，时钟信号可以由专门的时钟 发生器产生。图1所示的实施例采用的是哈佛体系结构，将数据和指令分开存储和调 用，即CPU包括数据通道(数据存储阵列101和数据存储管理器103 )和指 令通道(指令存储器102和指令存储管理器104)。本专利技术的重要改进之处就在于在数据存储管理器103中增加了时钟控制 模块1本文档来自技高网...

【技术保护点】
一种ＣＰＵ，其特征在于，包括：　数据存储阵列，包括多个阵列块，用于存储数据；　指令存储器，用于存储指令；　数据存储管理器，用于管理指向所述数据存储阵列的访问请求；　指令存储管理器，用于管理指向所述指令存储器的访问请求 ；　控制器，用于控制并协调各个功能部件运行；　运算器，用于完成各种算术和逻辑运算；　还包括：　位于数据存储管理器中的时钟控制模块，用于针对所述数据存储阵列中的各个阵列块，判断下一时钟周期中，是否有针对该阵列块的访问请 求；如果有，则在下一个时钟周期输出时钟信号至该阵列块，否则，在下一个时钟周期禁止时钟信号输出至该阵列块。

【技术特征摘要】

【专利技术属性】
技术研发人员：石艳，
申请(专利权)人：北京红旗胜利科技发展有限责任公司，
类型：发明
国别省市：11[中国|北京]