增强型多模式压缩器的合成方法和装置制造方法及图纸

描述了用于合成和／或实现增强型多模式压缩器的方法和装置。

【技术实现步骤摘要】
【国外来华专利技术】
本技术涉及集成电路产业中的电子设计自动化。各种实施例涉及集成电路的测试 和诊断，并且更具体地，涉及在测试数据量中使用的测试响应压缩，和用于缩减集成电路的 测试应用时间。
技术介绍
在半导体产业中使用电子设计自动化EDA来虚拟地进行全部设备设计项目。在形 成了产品构思后，使用EDA工具来定义特定实施方式。使用EDA工具定义的实施方式来创 建掩模数据，该掩模数据用于在已完成的芯片的制造过程中用于光刻的掩模制造，该过程 称为流片(tape out)。随后创建了掩模，并且与制造设备一同使用来制造集成电路晶片。 测试是要求的步骤用来检测有缺陷的晶片。接下来，应用诊断来确认系统缺陷的根本原因， 该系统缺陷用于掩模校正，从而提高产出。最后，将晶片切割、封装和组装从而提供用于分 销的集成电路芯片。使用EDA工具设计的示例过程开始于使用体系结构定义工具的整体系统设计，其 描述了使用集成电路要实现的产品的功能。接下来，基于例如Verilog或者VHDL的描述语 言使用逻辑设计工具来创建高级描述，并且在迭代过程中使用功能验证工具，来确保高级 描述实现了设计目标。接下来，使用合成和测试设计工具将高级描述翻译为网表，针对目标 技术而优化网表，以及设计和实现测试，以允许对照网表检查已完成的芯片。典型的设计流程可能接下来包括设计计划阶段，其中构造和分析用于芯片的整体 平面图，从而确保可以在高级别实现用于网表的时间参数。接下来，可以严格地检查网表， 以满足时间约束以及使用VHDL或者Verilog在高级别定义的功能定义。在为了实现最终设 计而决定网表和将网表映射到单元库的迭代过程后，为定位和路由使用物理实现工具。执 行定位的工具将电路元件定位在布局上，执行路由的工具为电路元件定义交差点。随后通常使用提取工具对经过定位和路由之后定义的组件进行晶体管级的分析， 并进行验证，从而确保实现了电路功能并且满足了时间约束。可以以迭代的方式在需要的 时候再次访问定位和路由过程。接下来，对设计进行物理验证过程，例如设计规则检查DRC， 布局规则检查LRC和布局对照原理LVS检查，上述检查分析可制造性、电气性能、光刻参数 和电路正确性。借助从设计到验证过程的迭代完成了可接受的设计后，如同前面所描述的那些，对设计的结果可以进行分辨率提高技术，该技术提供了布局的几何处理以便改进可制造性。最终，准备好掩模数据并且对其进行流片以便在制造成品中使用。借助EDA工具进行的该设计过程包括允许成品接受测试的电路。对集成电路的有 效测试经常使用用于可测试性(DFT)技术的结构化设计。特别地，这些技术是基于让全部 或者一些状态变量(类似电路中的触发器和锁存器的存储器元件)为直接可控或可观察的 整体概念。最经常使用的DFT方法是基于扫描链。该过程假设，在测试中，全部(或者几乎 全部)存储器元件被连接到一个或多个移位寄存器。结果是，设计出的逻辑电路具有两个 或多个操作模式普通模式和测试模式或者扫描模式。在普通模式下，存储器元件执行它们 的常规功能。在扫描模式下，存储器元件变成扫描单元，其连接形成多个移位寄存器，被称 为扫描链。这些扫描链用于将测试激励移送到受测电路(CUT)，并且移送出测试响应。应用 在测试激励中由扫描组成的测试图案，应用一个或多个功能时钟，并且随后扫描出捕获的 测试响应。随后将测试响应与无错测试响应进行对比从而确定CUT工作是否正常。扫描设计方法已经被广泛应用以便简化测试和诊断。从自动测试图案产生(ATPG) 的角度看，扫描电路可以被作为组合或部分组合的电路。目前，ATPG软件工具可以基于不 同的故障模型产生完整的测试图案组，该模型包括固定逻辑(stuck-at)、过渡、路径延迟和 桥接故障。通常，当ATPG工具标定了电路中的特定潜在故障时，只需要精确确定少量的扫 描单元，并且仅需要观察单个的扫描单元以便探测该特定故障。剩余的扫描单元通常填满 了随机数值，这样，测试图案被完全精确地确定并且可以探测一些其它的未标定故障。为了探测每个测试图案的标定故障的一些组，尽管只需要观察少量扫描单元，然 而全部扫描链的整体可观察性对于测试和诊断来说都是很有益处的属性，以便实现对未建 模缺陷的高度测试覆盖性，以及诊断中缺陷定位的高精度和准确性。测试图案和扫描链的数量由下述因素限制，例如可用芯片1/0，可用测试器通道和 存储器，以及片上路由拥塞。由于集成电路的复杂性和密度不断增长，降低测试数据数量和 测试应用时间已经变成了提高质量和降低测试开销的关键因素。通过在扫描链的输入端使 用解压缩器电路和在扫描链的输出端使用压缩器电路，可以缓和这些测试限制。一些用于 测试数据数量和测试应用时间缩减的DFT技术使用基于编码理论的压缩器设计，来压缩来 自扫描链的测试响应。例如，利用异或(XOR)或者同或(XNOR)门构建线性压缩器，从而减少 集成电路的测试输出的数量。但是压缩器也可以掩蔽来自集成电路的测试响应中的错误。 例如，X0R(奇偶校验)树的基本特性是在其输入端的奇数个错误的任意组合将传递到它们 的输出端，而偶数个错误的任意组合则不能被探测到。因此，压缩器设计必须满足下面的要求(1)容易定义和实现，(2)低硬件开销，对 集成电路的影响小，(3)对数压缩率，以及(4)用于错误检测和识别的简单且可靠的机制。 但是满足所有这些要求很困难。尤其是，需要确保来自有故障和无故障电路的压缩后的测 试响应是不同的。该现象已知为错误掩蔽或者混淆。当多个错误存在于来自有故障的CUT 中的扫描链时，就会出现错误掩蔽的一个示例。多个错误可以彼此掩蔽，导致压缩的测试响 应或者指示与用于无故障电路的指示相同。未知数值也增加了错误检测和识别中的复杂性。例如，在XOR树的一个或多个输 入端上的未知数值在它的输出端产生未知数值，并且因此掩蔽了在其它输入端上的错误的 传递。该现象被称作X-掩蔽效应(X-masking effect) 0因此当在测试响应中存在未知数值和/或多个错误时，有效的压缩器应当产生故 障指示，并且为了诊断的目的允许对测试响应中的多个错误进行有效和可靠的识别。
技术实现思路
全扫描是广泛使用的用于测试的设计技术，该技术允许为集成电路的测试和诊断两者产生高质量的测试图案。但是由于设计中的扫描触发器的数量不断增加以及缺陷行为 的复杂性，扫描测试的开销变得需要被抑制。由于可用测试针脚和测试通道数量是有限的， 输入和输出侧可用的带宽受限的事实也混合于前述问题中。并行地加载/卸除多个扫描链 的片上压缩器/解压器电路已经解决了增加的测试数据数量和测试应用时间的问题。大部分输出压缩架构类似线性反馈移位寄存器(LFSR)、多输入移位寄存器 (MISR)，循环路径和压缩器具有良好的错误掩蔽属性。但是，这些架构的绝大部分对于压缩 具有未知数值(或者X)的测试响应方面存在困难。这些架构中的绝大部分也不允许压缩 模式下的有效诊断。所提出的用于合成新类型压缩器的方法和装置，此处被称为增强型多模式压缩 器，它能够在出现大量未知数值时，获得压缩率、可观察性、控制数据数量和诊断属性之间 的灵活折衷。增强型多模式压缩器的不同特征是降低和/或完全避免压缩测试响应中的 X-掩蔽效应。此外，对构建压缩器的要求是测试响应中的任何本文档来自技高网...

【技术保护点】
一种装置包括：集成电路，该集成电路包括压缩测试响应数据的电路系统，该测试响应数据来自受测集成电路中的扫描链，该电路系统包括：连接到该扫描链的第一逻辑门集合；经由该第一逻辑门集合，从该扫描链接收该测试响应数据的多个输出寄存器，所述多个输出寄存器包括利用存储在所述输出寄存器中的数据来处理测试响应数据的第二逻辑门集合和依序元件，（ｉ）其中，扫描链连接到所述多个输出寄存器的每个寄存器中的至少一个依序元件上，并且（ｉｉ）其中，该扫描链的簇连接到所述多个输出寄存器的输出寄存器上，使得该簇是包括至少两个扫描链的扫描链的子集，并且使得对于包括来自该多个输出寄存器中的三个寄存器的输出寄存器三元组而言，该输出寄存器三元组至少包括第一对输出寄存器对和第二对输出寄存器对，第一对和第二对具有至少一个不同的输出寄存器对，并且其中在第一对的输出寄存器对之间共享扫描链的第一共用簇，并且在第二对的输出寄存器对之间共享扫描链的第二共用簇。

【技术特征摘要】
【国外来华专利技术】US 2008-10-31 12/263,198一种装置包括集成电路，该集成电路包括压缩测试响应数据的电路系统，该测试响应数据来自受测集成电路中的扫描链，该电路系统包括连接到该扫描链的第一逻辑门集合；经由该第一逻辑门集合，从该扫描链接收该测试响应数据的多个输出寄存器，所述多个输出寄存器包括利用存储在所述输出寄存器中的数据来处理测试响应数据的第二逻辑门集合和依序元件，(i)其中，扫描链连接到所述多个输出寄存器的每个寄存器中的至少一个依序元件上，并且(ii)其中，该扫描链的簇连接到所述多个输出寄存器的输出寄存器上，使得该簇是包括至少两个扫描链的扫描链的子集，并且使得对于包括来自该多个输出寄存器中的三个寄存器的输出寄存器三元组而言，该输出寄存器三元组至少包括第一对输出寄存器对和第二对输出寄存器对，第一对和第二对具有至少一个不同的输出寄存器对，并且其中在第一对的输出寄存器对之间共享扫描链的第一共用簇，并且在第二对的输出寄存器对之间共享扫描链的第二共用簇。2.如权利要求1的装置，其中在该多个输出寄存器的寄存器之间共享至少一个扫描链 的簇，使得所述多个输出寄存器的第一寄存器的依序元件与所述多个输出寄存器的第二寄 存器的依序元件共享一个簇。3.如权利要求1的装置，其中在连接到所述第一多个输出寄存器的不同寄存器的依序 元件上的扫描链之间共享最多一个扫描链。4.如权利要求1的装置，其中所述多个输出寄存器的寄存器具有依序元件的长度，并 且所述多个输出寄存器的至少两个寄存器的长度具有不等于1的最大公约数。5.如权利要求1的装置，其中该多个输出寄存器的至少一个寄存器具有最多一个反馈 回路。6.如权利要求1的装置，其中该多个输出寄存器的至少两个寄存器彼此串联。7.如权利要求1的装置，其中该多个输出寄存器的至少两个寄存器彼此串联，并且该 多个输出寄存器的所述至少两个寄存器至少具有一个反馈回路。8.一种方法，包括压缩来自集成电路和多个输出寄存器的测试响应数据，该测试响应数据包括多个位；将所述多个输出寄存器的输出寄存器的依序元件映射到该测试响应数据的对应位集 合，使得该测试响应数据的位属于所述多个输出寄存器的输出寄存器的依序元件的至少一 个对应集合，其中满足至少一个下述条件(i)扫描链组被连接到所述多个输出寄存器的输出寄存器上，使得该组是包含至少两 个扫描链的扫描链的子集，并且使得扫描链组的同一组被连接到所述多个输出寄存器的不 同输出寄存器的依序元件上；并且( )扫描链的簇被连接到所述多个输出寄存器的输出寄存器上，使得该簇是包括至少 两个扫描链的扫描链的子集，并且这样对于包括来自多个输出寄存器中的三个输出寄存器 的输出寄存器三元组而言，输出寄存器三元组包括至少第一对输出寄存器对和第二对输出寄存器对，该第一对和第二对具有至少一个不同的输出寄存器对，并且其中在该第一对的 输出寄存器对之间共享扫描链的第一共用簇，并且在该第二对的输出寄存器对之间共享扫 描链的第二共用簇。9.如权利要求8的方法，其中在依序元件集合的对应位集合之间共享最多一个位，该 依序元件集合包括来自所述多个输出寄存器的输出寄存器的至少一个依序元件。10.如权利要求8的方法，其中(i)所述多个输出寄存器的依序元件中的错误状态是对应位集合中的下述条件的指 示(1)至少一个未知位，和(2)奇数个错误位，以及( )该多个输出寄存器的一个寄存器的依序元件中，错误状态的最大数量是对测试响 应数据中的位错误的数量的估计。11.如权利要求8的方法，其中该测试响应数据中的两个错误位产生了错误指示，该方 法还包括(i)分析错误指示从而计算解释错误指示的错误位集合的列表； ( )将错误位集合映射到集成电路中失败的扫描单元的列表；以及 (iii)基于失败的扫描单元的列表，获得用于诊断的故障候选的初始...

【专利技术属性】
技术研发人员：E吉茨达尔斯基，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]