一种端口映射设备转换装置及控制系统制造方法及图纸

本实用新型专利技术涉及一种端口映射设备转换装置，用于实现ＣＰＵ对端口映射设备的时序控制，其中，所述转换装置与ＣＰＵ的地址线和控制线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且所述转换装置由逻辑门电路构成。本实用新型专利技术还相应提供了一种采用上述端口映射设备转换装置的控制系统。本实用新型专利技术通过组合逻辑电路实现ＣＰＵ对端口映射设备的时序控制，解决了已有技术中ＣＰＵ在多任务环境下造成时序不稳定及实现技术复杂的问题，在保证时序的准确性前提下降低了系统设计成本。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电子
，更具体地说，涉及一种端口映射设备转换装置及 控制系统。
技术介绍
随着电子技术的发展，CPU (Central Processing Unit，中央处理器)和多任务操 作系统得到了越来越广泛的应用。然而，现有的CPU的局域总线(LocalBus) —般都是三总 线分离的。当连接地址数据复用类外设(即端口映射设备)时，CPU时序需要经过变换才 能满足该类设备要求。目前这类设备中较为常用的有CAMController Area Network，控制 器局域网)总线控制器和NAND闪存等。目前主要采用以下两种方案来实现CPU到端口映射设备的时序转换。请参阅图1，为现有技术中第一种方案的示意图。如图1所示，第一种方案通过在 CPU和端口映射设备之间使用CPLD (Complex Programmable LogicDevice,复杂可编程逻辑 器件)或者FPGA(Field Programmable Gate Array，现场可编程门阵列)等器件，由其实现 非复用总线到复用总线的转换，从而构成一种端口映射设备的控制系统。然而，该方案需要 将CPU的三总线(即数据线、地址线和控制线)与CPLD器件相接，因此所占用的引脚资源 较多，成本相应增加。请参阅图2，为现有技术中第二种方案的示意图。如图2所示，第二种方案同样在 CPU和端口映射设备之间接入CPLD或者FPGA器件构成端口映射设备的控制系统。但是与 第一种方案不同之处在于仅将CPU三总线中的地址线和控制线通过CPLD或者FPGA器件后 接到端口映射设备中，而CPU的数据线则直接与端口设备的数据线相连。在该方案中，需要 在CPLD或者FPGA器件内部构造寄存器，并由软件操作CPLD或者FPGA器件内部寄存器来实 现输出到设备的控制线的时序。因此，该方案需要软件参与设备的时序控制，其效率较低。 且在多任务环境下，时序会因任务调度、中断等因素变得不可控。
技术实现思路
本技术要解决的技术问题在于，针对现有技术的端口映射设备转换装置及控 制系统的上述占用的引脚资源多或需要软件参与控制的缺陷，提供一种结构简单的端口映 射设备转换装置及控制系统。本技术解决其技术问题所采用的技术方案是构造一种端口映射设备转换装 置，用于实现CPU对端口映射设备的时序控制，其中，所述转换装置与CPU的地址线和控制 线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且 所述转换装置由逻辑门电路构成。在本技术所述的端口映射设备转换装置中，所述转换装置连接的端口映射设 备为CAN控制器，所述转换装置包括输入端与CPU的写使能端相连的第一非门；输入端与CPU的片选使能端相连的第二非门；输入端与CPU的读使能端相连的第三非门；输入端与CPU的地址线次低位相连的第四非门；输入端与CPU的地址线最低位相连的第五非门；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线次低位、第五 非门输出端相连的第一与门，所述第一与门的输出端与所述CAN控制器的地址锁存使能端 相连；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线最低位、第四 非门输出端相连的第一与非门，所述第一与非门的输出端与所述CAN控制器的写使能端相 连；输入端分别与所述第二非门输出端、第三非门输出端、CPU的地址线最低位、第四 非门输出端相连的第二与非门，所述第二与非门的输出端与所述CAN控制器的读使能端相 连；输入端分别与所述第二非门输出端、第四非门输出端、CPU的地址线最低位相连的 第三与非门，所述第三与非门的输出端与所述CAN控制器的片选使能端相连。在本技术所述的端口映射设备转换装置中，所述转换装置连接的端口映射设 备为NAND闪存，所述转换装置包括与CPU的通用输入输出第一端和NAND闪存的就绪使能端相连的高电平输出端；输入端分别与CPU的通用输入输出第二端和片选使能端相连的第二与门，所述第 二与门的输出端与所述NAND闪存的片选使能端相连；输入端分别与CPU的片选使能端和读使能端相连的第一或门，所述第一或门的输 出端与所述NAND闪存的读使能端相连；输入端分别与CPU的片选使能端和写使能端相连的第二或门，所述第二或门的输 出端与所述NAND闪存的写使能端相连。本技术还提供了一种端口映射设备的控制系统，包括CPU、端口映射设备和 用于实现CPU对端口映射设备的时序控制的转换装置，所述转换装置与CPU的地址线和控 制线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备， 且所述转换装置由逻辑门电路构成。在本技术所述的端口映射设备的控制系统中，所述端口映射设备为CAN控 制器或NAND闪存。在本技术所述的端口映射设备的控制系统中，所述转换装置连接的端口映射 设备为CAN控制器，所述CPU与CAN控制器的数据线相连，所述CPU与CAN控制器的复位端 相连，所述CPU与CAN控制器的中断端相连并接至高电平；且所述转换装置包括输入端与CPU的写使能端相连的第一非门；输入端与CPU的片选使能端相连的第二非门；输入端与CPU的读使能端相连的第三非门；输入端与CPU的地址线次低位相连的第四非门；输入端与CPU的地址线最低位相连的第五非门；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线次低位、第五非门输出端相连的第一与门，所述第一与门的输出端与所述CAN控制器的地址锁存使能端 相连；输入端分别与所述第一非门输出端、第二非门输出端、CPU的地址线最低位、第四 非门输出端相连的第一与非门，所述第一与非门的输出端与所述CAN控制器的写使能端相 连；输入端分别与所述第二非门输出端、第三非门输出端、CPU的地址线最低位、第四非 门输出端相连的第二与非门，所述第二与非门的输出端与所述CAN控制器的读使能端相连；输入端分别与所述第二非门输出端、第四非门输出端、CPU的地址线最低位相连的 第三与非门，所述第三与非门的输出端与所述CAN控制器的片选使能端相连。在本技术所述的端口映射设备的控制系统中，所述转换装置连接的端口映射 设备为NAND闪存，且所述CPU与CAN控制器的数据线相连，所述CPU的地址线次低位与所 述NAND闪存的地址锁存使能端相连，所述CPU的地址线最低位与所述NAND闪存的指令锁 存使能端相连，且所述转换装置包括与CPU的通用输入输出第一端和NAND闪存的就绪使能端相连的高电平输出端；输入端分别与CPU的通用输入输出第二端和片选使能端相连的第二与门，所述第 二与门的输出端与所述NAND闪存的片选使能端相连；输入端分别与CPU的片选使能端和读使能端相连的第一或门，所述第一或门的输 出端与所述NAND闪存的读使能端相连；输入端分别与CPU的片选使能端和写使能端相连的第二或门，所述第二或门的输 出端与所述NAND闪存的写使能端相连。实施本技术的端口映射设备转换装置及控制系统，具有以下有益效果本实 用新型通过组合逻辑电路实现CPU对端口映射设备的时序控制，解决了已有技术中CPU在 多任务环境下造成时序不稳定及实现技术复杂的问题，在保证时序的准确性前提下降低了 系统设计成本。附图说明下面将结合附图本文档来自技高网...

【技术保护点】
一种端口映射设备转换装置，用于实现ＣＰＵ对端口映射设备的时序控制，其特征在于，所述转换装置与ＣＰＵ的地址线和控制线相连用于对输入信号进行处理后生成读写操作的对应输出信号给所述端口映射设备，且所述转换装置由逻辑门电路构成。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈志列，陈兴根，何丽红，
申请(专利权)人：研祥智能科技股份有限公司，
类型：实用新型
国别省市：94