本发明专利技术所揭示的集成电路包括基板，该基板具有顶部表面、在基板中的埋入式Ｎ型层、从该表面延伸到埋入式Ｎ型区域的Ｎ型接触区域、在基板中与埋入式Ｎ型区域相邻且在埋入式Ｎ型区域上方的埋入式Ｐ型区域、从该表面延伸到埋入式Ｐ型区域的Ｐ型接触区域、以及在该表面中且在埋入式Ｐ型区域上方的Ｎ型器件区域。埋入式Ｐ型区域的Ｐ型杂质包括其扩散系数低于Ｐ型接触区域的杂质的扩散系数的杂质。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路，尤其涉及用于集成电路的埋入式结隔离。 表面下层被用于限定集成电路中许多结构的隔离结的底部。导电性交替排列的多 个层有时候垂直层叠着，以满足诸多工艺的隔离需要，比如用于构造混合信号和功率管理 电路的CMOS和/或DMOS工艺。 这些工艺中的层应该保持尽可能地薄，但仍然满足所需的电压，以便使这些层的 边缘的侧面扩散面积达到最小。 —种关键的表面下层的示例是图1所示横向NM0S结构中的P隔离层，其厚度必须 达到最小。当N层处于24伏、漏极触点处于-5伏、P隔离层处于0伏且P基板处于0伏时， 可能要求这种器件在形成漏极的N区域以及P隔离层下方的N层之间设置隔离。这种交替 的N和P层组合的另一个益处是，当漏极触点是_5伏时，漏极触点区域相对于P隔离层是 正向偏置，且相对于P基板不是。因此，很少或没有电流被注入P基板中，且获得了卓越的 串扰噪声隔离。 在现有技术中，P隔离层是用硼制成的。硼的扩散系数相对较高，导致在后续步骤 中该层向上扩散进入重叠的N层中。所述后续步骤可以包括用于将P隔离层连接到表面的 P区域的扩散和/或用于将N埋入层连接到表面的N区域的扩散。 上述向上扩散限制了N+漏极触点与P隔离层之间的击穿电压，或者以某种负面的 方式改变了器件性能。通过使N层变厚，可以增大击穿，但是，这要求横向P隔离与横向N 沉降片作更多的的扩散，并且增大了不想要的侧面扩散。 本申请描述了一种工艺以及所得的结构，能够对上文所描述的工艺与结构作出改 进。通过整体或部分地使用铟，而非仅将硼用于P隔离层掺杂剂，就可以获得上述改进。在 给定温度下，铟的扩散系数仅仅约为硼的0. 25倍。结果，向上扩散显著减少了。 先前未考虑将铟用于像埋入层这样的应用，其原因在于，在一般的器件工作温 度下，大多数掺杂剂会冻住且没有电学活性，正如I.C.Kizilyalli等人的文章"Silicon NPN Bipolar Transistors with Indium-Implanted Base Regions，，所描述的那样(IEEE Electron Device Letters vol. 18， No. 3， 1997年3月，第120-123页)。作为冻住的结果， 该层的电阻率可以是根据室温下的掺杂浓度所预期的电阻率的10倍以上，比低温下的情 况下差很多。 本申请所揭示的集成电路包括一种基板，该基板具有顶部表面；在该基板中的 埋入式N型层；从该表面延伸到埋入式N型区域的N型接触区域；在基板中邻接着埋入式N 型区域且在埋入式N型区域上方的埋入式P型区域；从该表面延伸到埋入式P型区域的P 型接触区域；以及在该表面中且在埋入式P型区域上方的N型器件区域。埋入式P型区域 的P型杂质包括其扩散系数低于P型接触区域的杂质的扩散系数的杂质。埋入式P型区域 的P型杂质全部或部分地是铟。 N型埋入式区域和P型埋入式区域是底部结隔离区域。N型接触区域和P型接触 区域可以是同心的横向结隔离区域。该基板可以包括P型层，其上有N或P型外延层，并且上述底部表面就在所述外延层之上。 N型器件区域可以是场效应晶体管的漏极区域；并且在该基板中，P型主体区域使 N型源极区域与N型漏极区域分离开。N型器件区域可以是双极晶体管的集电极区域；并且 在该基板中，P型基极区域使N型发射极区域与N型集电极区域分离开。 结合附图，根据下面的详细描述，本专利技术的这些和其它方面将会变得很清晰。附图说明 图1是具有横向NMOS的集成电路的横截面图，其中有本专利技术的埋入层结隔离。 图2是具有本专利技术的埋入层结隔离的另一个集成电路的横截面图。 图3是具有双极晶体管的另一个集成电路的横截面图，其中有本专利技术的埋入层结隔离与横向介电隔离。具体实施例方式图1-3的集成电路10包括基板12，基板12具有N埋入层16以及相邻的P隔离层 20。在图2中，基板12包括带有外延层36的基板34。 P接触区域22从基板的表面14向 下延伸到P隔离层20。在图1和2中，N接触区域18从基板的表面14向下延伸到N埋入 层16。在图3中，到N埋入层16的触点没有被示出。图1、2中的N型器件区域24以及图 3中的区域42从顶部表面14延伸到埋入式P区域20的上方。 在所有的实施方式中，P隔离区域20的杂质全部是铟或部分地带有一些硼。在给 定温度下，铟的扩散系数仅仅约为硼的0.25倍。结果，向上扩散显著减少了。这允许构造 其所占面积或管芯空间有所减小的器件。尽管至少50%的铟是目标范围，但是从经济角度 看，小于20%的铟可能不是合理的。也可以使用其它P型杂质的组合，例如，铟与铝，或硼与 铝。P接触区域22到埋入式隔离层20可能是硼。 在图1中，该器件是N型集成场效应晶体管，其中，N区域24是漏极，该漏极包括 在漏极区域24中的P主体区域26以及在P主体区域26中的N+源极区域28。在所示的示 例中，在漏极区域24中有N漏极延伸部分30，在漏极延伸部分30中有漏极触点32。漏极 延伸部分30可以被除去。绝缘层38使栅极区域36与沟道区域34分离开。 在图3的示例中，示出了双极晶体管，其中，N器件区域42是集电极区域，在该集 电极区域中有P型基极区域44，在基极区域44中有N+发射极区域46。 N+集电极接触区域 48被设置在集电极区域42中。 尽管图1、2示出了一般的N型层16，但是图2示出了具体的实施方式，其中，基板 12包括第一 P型层34以及在第一 P型层34之上的N或P型外延层36。埋入式区域16形 成于P层34之中，之后再在其上设置外延层36。隔离区域20形成于外延层36中。 在图1-3中，N区域16和P区域20是用于集成电路中的器件的埋入式结隔离区 域。在图2中，N接触区域18和P接触区域22是同心的，并且构成横向的结隔离。相反， 在图3中，横向的隔离是由介电区域40提供的。 保留本专利技术的P隔离层的各种结构变化都是可能的。在NMOS主体26和P隔离层 20处于同一电压下的应用中，P隔离层20上方的N层24、42可以是P层。P隔离层20上 方所形成的组件可以是除NMOS以外的东西，比如但并不限于NPN。 如Kizilyalli所注意的那样，耗尽区域中所包含的铟掺杂层的一部分被完全离 子化。作为这一性质的结果，铟掺杂层提供了与相似的硼掺杂分布同等的电阻塞。因此，铟 可以提供P隔离层，而不会损失电隔离效果，尽管它有冻住的倾向。 以给定的掺杂浓度制成的铟层的串联电阻，与相似掺杂的硼层相比，要高出许多。 通过控制作为几何设计的一部分的寄生电阻器上的方块数，可以管理因电阻率差异所导致 的电阻。用于P隔离层20的硼和铟的组合提供了两方面的最佳情况。硼允许比单独是铟 的情况要更低的薄层电阻，而铟允许比单独是硼的情况更大的阻挡电压，而并不牺牲所占 面积。 尽管上文详细描述并示出了本专利技术，但是应该理解，这仅仅是作为示例而给出的， 并不用于限制。本专利技术的范围仅由权利要求书限定。权利要求一种集成电路，包括基板，所述基板具有顶部表面、在所述基板中的埋入式N型层、从所述表面延伸到埋入式N型区域的N型接触区域、在所述基板中与埋入式N型区域相邻且在埋入式N型区域上方的埋入式P型区域、从所述表面延伸到埋入式P本文档来自技高网...
【技术保护点】
一种集成电路，包括：基板，所述基板具有顶部表面、在所述基板中的埋入式Ｎ型层、从所述表面延伸到埋入式Ｎ型区域的Ｎ型接触区域、在所述基板中与埋入式Ｎ型区域相邻且在埋入式Ｎ型区域上方的埋入式Ｐ型区域、从所述表面延伸到埋入式Ｐ型区域的Ｐ型接触区域、以及在所述表面中且在埋入式Ｐ型区域上方的Ｎ型器件区域；以及埋入式Ｐ型区域的Ｐ型杂质至少部分地是铟。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：M丘奇，
申请(专利权)人：英特赛尔美国股份有限公司，
类型：发明
国别省市：US[美国]
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