一种芯片调试总线集中验证方法、装置、设备及存储介质制造方法及图纸

本发明专利技术公开了一种芯片调试总线集中验证方法、装置、设备及存储介质，涉及芯片调试验证技术领域，芯片调试总线集中验证方法包括：整合所有子系统调试总线对应的CSV文件的路径；遍历所有子系统对应的CSV文件，利用脚本提取CSV文件中的信息，以自动输出标准化文件，检查CSV文件内容合理性，当CSV文件内容合理时，生成验证文件；集成所有基于CSV文件生成的验证文件；基于集成后的验证文件执行全局仿真，并根据提取的调试总线信号的依赖关系，自动构造关联激励，以实时监控所有调试总线信号跳变、寄存器配置和信号路径的覆盖率信息。本申请在集中式验证架构的基础上，加入预检查机制和自适应更新机制，能提升整体的验证效率，降低验证成本。

【技术实现步骤摘要】

本申请涉及芯片调试验证，具体涉及一种芯片调试总线集中验证方法、装置、设备及存储介质。

技术介绍

1、soc debug bus（芯片调试总线）是芯片调试的“神经系统”，直接关联到流片后的可观测性，特别是在车规级芯片中，若其信号完整性缺失，可能导致功能安全机制失效，引发系统性风险，所以debug bus的验证完备性直接决定了芯片的质量。

2、参见图1所示，当前行业对soc debug bus的验证普遍采用分散式验证，具体流程如下：

3、1、按照soc子系统级别划分验证，例如gpu，npu等，各个子系统团队独立负责所属模块的debug bus信号验证；

4、2、各团队验证时，工程师根据设计文档手动提取所负责模块debug bus信号的hierarchy，位宽，寄存器配置等信息；根据所提取信息，搭建验证环境，手动编写测试用例，checker等验证代码，之后在子系统环境中执行验证仿真；

5、3、各团队验证完成后，得到各自负责的验证结果，人工汇总各子系统覆盖率报告和错误日志，得到全局验证结论。>

6、然而，上本文档来自技高网...

【技术保护点】

1.一种芯片调试总线集中验证方法，其特征在于，所述芯片调试总线集中验证方法包括：

2.如权利要求1所述的芯片调试总线集中验证方法，其特征在于，所述检查CSV文件内容合理性，包括：

3.如权利要求1所述的芯片调试总线集中验证方法，其特征在于，在所述基于集成后的验证文件执行全局仿真之后，还包括：

4.如权利要求1所述的芯片调试总线集中验证方法，其特征在于：

5.如权利要求1所述的芯片调试总线集中验证方法，其特征在于：

6.一种芯片调试总线集中验证装置，其特征在于，所述芯片调试总线集中验证装置包括：

7.如权利要求6所述的...

【技术特征摘要】

1.一种芯片调试总线集中验证方法，其特征在于，所述芯片调试总线集中验证方法包括：

2.如权利要求1所述的芯片调试总线集中验证方法，其特征在于，所述检查csv文件内容合理性，包括：

3.如权利要求1所述的芯片调试总线集中验证方法，其特征在于，在所述基于集成后的验证文件执行全局仿真之后，还包括：

4.如权利要求1所述的芯片调试总线集中验证方法，其特征在于：

5.如权利要求1所述的芯片调试总线集中验证方法，其特征在于：

6.一种芯片调试总线集中验证装置，其特征在于，所述芯片调试总线集中验证装置包括：

7.如权利要求6所述的芯片调试总线集中验证装置，其特征在于，所述解析预...

【专利技术属性】
技术研发人员：游青，毕海东，康业全，
申请(专利权)人：湖北芯擎科技有限公司，
类型：发明
国别省市：