一种修复保持时间违例的方法技术

本申请提供一种修复保持时间违例的方法，方法包括：获取FPGA的网络表和布局结果；网络表包括目标发送单元和目标接收单元的连接关系，布局结果包括目标发送单元和目标接收单元各自的布局坐标；目标发送单元和目标接收单元受同一时间信号驱动；基于目标发送单元和目标接收单元各自的布局坐标，利用静态时序分析工具评估连接路径的路径时延；在路径时延小于路径时延阈值时，在连接关系中加入至少一个FPGA的未使用查找表，以及在不改变布局结果的前提下，基于布局结果确定至少一个未使用查找表各自的布局坐标，以修复连接路径的保持时间违例。由此，可以在布局阶段通过加入FPGA的未使用查找表，快速修复连接路径的保持时间违例。

【技术实现步骤摘要】

本申请涉及集成电路，尤其涉及一种修复保持时间违例的方法。

技术介绍

1、随着电子设计自动化(eda)技术的不断发展，fpga等复杂数字电路的设计越来越依赖于精确的时序分析和优化。在这些设计中，保持时间(hold time)违例是一个常见的问题，它可能导致电路功能出现错误，影响整个系统的性能和可靠性。因此，对保持时间违例的识别和优化是电路设计过程中的一个关键步骤。

2、在数字电路设计中，保持时间是指数据必须在时钟边沿触发后保持稳定的最小时间。如果数据在规定的保持时间内发生变化，就可能引起电路功能错误。实际的电路网表经过布局布线之后，由于信号传输路径的延迟变化，可能会在某些路径上出现保持时间不能满足的问题。

3、在实际的电路中，hold time的违例通常出现在某些固定的端口路径上。例如，从串行输入输出模块(sio)的f端到寄存器(reg)的di输入端的路径，就是一个常见的出现hold time违例的路径。除了这种类型，还有许多其它类型的路径也可能出现holdtime违例，如不同逻辑单元之间的连接、跨时钟域的数据传输等。

4本文档来自技高网...

【技术保护点】

1.一种修复保持时间违例的方法，其特征在于，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述在所述连接关系中加入至少一个所述FPGA的未使用查找表，以及在不改变所述布局结果的前提下，基于所述布局结果确定至少一个未使用查找表各自的布局坐标，包括：

3.根据权利要求2所述的方法，其特征在于，所述在所述连接关系中迭代加入一个所述未使用查找表，以及在不改变现有布局的前提下，基于所述布局结果确定一个所述未使用查找表的布局坐标，包括：

4.根据权利要求3所述的方法，其特征在于，所述根据上次迭代加入后所述目标发送单元及其直接连接单元的布局坐标，确定一个...

【技术特征摘要】

1.一种修复保持时间违例的方法，其特征在于，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述在所述连接关系中加入至少一个所述fpga的未使用查找表，以及在不改变所述布局结果的前提下，基于所述布局结果确定至少一个未使用查找表各自的布局坐标，包括：

3.根据权利要求2所述的方法，其特征在于，所述在所述连接关系中迭代加入一个所述未使用查找表，以及在不改变现有布局的前提下，基于所述布局结果确定一个所述未使用查找表的布局坐标，包括：

4.根据权利要求3所述的方法，其特征在于，所述根据上次迭代加入后所述目标发送单元及其直接连接单元的布局坐标，确定一个所述未使用查找表的布局坐标，包括：

5.根据权利要求4所述的方法，其特征在于，所述根据上次迭代加入...

【专利技术属性】
技术研发人员：罗钧，王海力，
申请(专利权)人：京微齐力北京科技股份有限公司，
类型：发明
国别省市：