一种用于降低堆叠DRAM物理层功耗的电路、芯片、存储装置制造方法及图纸

本发明专利技术涉及一种用于降低堆叠DRAM物理层功耗的电路、芯片和存储装置，其电路包括多输入逻辑门、时钟树单元、延迟模块和DRAM物理层锁存器，所述多输入逻辑门，分别与时钟树单元和延迟模块连接，用于接收控制器的使能信号，并通过使能信号或延迟模块使能时钟树单元；所述时钟树单元，用于基于使能信号的控制，向延迟模块和DRAM物理层锁存器同步转发控制器的时钟信号；所述延迟模块，与时钟树单元和多输入逻辑门形成逻辑回路，用于延迟所述使能信号，以使DRAM物理层锁存器在bank操作期间翻转。本发明专利技术通过门电路和时钟信号控制，实现了物理层的时钟使能控制，极大降低功耗，且无需控制器提供更多的时钟控制信号，保持控制器不变。

【技术实现步骤摘要】

本专利技术属于存储芯片，具体涉及一种用于降低堆叠dram物理层功耗的电路、芯片、存储装置。

技术介绍

1、参考图1至图3，传统dram芯片会把标准协议转化成阵列控制的电路设计在一个芯片上，随着控制器对dram的带宽要求越来越高，急需一种提高dram带宽的技术方案。而三维异质集成动态随机存储器sedram技术可以极大缓解当前存储墙的问题。sedram中控制逻辑电路可以直接操作dram中的存储阵列。控制器不再需要复杂的dram控制phy，只需集成一个简单的阵列接口phy，此phy一个重要作用就是将控制器的数据命令同步后送到sedram。

2、在堆叠dram ic中，sedram抛弃了传统dram遵循复杂的jedec协议，控制器可以直接控制更底层的dram接口，可以做到接口简单带宽更大。dram由许多独立的内存单元阵列，我们将最小内存单元阵列称为一个bank,每个bank对应一个phy(phys ical端口物理层)来桥接控制器和sedram(stack embedded dram)，phy需要先将来自控制器的命令和数据做同步。phy的时钟需要不停的本文档来自技高网...

【技术保护点】

1.一种用于降低堆叠DRAM物理层功耗的电路，包括多输入逻辑门、时钟树单元、延迟模块和DRAM物理层锁存器，其特征在于，

2.根据权利要求1所述的用于降低堆叠DRAM物理层功耗的电路，其特征在于，所述多输入逻辑门为三输入或门。

3.根据权利要求1所述的用于降低堆叠DRAM物理层功耗的电路，其特征在于，所述延迟模块包括多级D触发器或或门。

4.根据权利要求3所述的用于降低堆叠DRAM物理层功耗的电路，其特征在于，所述多级D触发器至少包括级联的第一D触发器和第二D触发器，且第一D触发器和第二D触发器的输出端分别与多输入逻辑门连接。>

5.根据权利...

【技术特征摘要】

1.一种用于降低堆叠dram物理层功耗的电路，包括多输入逻辑门、时钟树单元、延迟模块和dram物理层锁存器，其特征在于，

2.根据权利要求1所述的用于降低堆叠dram物理层功耗的电路，其特征在于，所述多输入逻辑门为三输入或门。

3.根据权利要求1所述的用于降低堆叠dram物理层功耗的电路，其特征在于，所述延迟模块包括多级d触发器或或门。

4.根据权利要求3所述的用于降低堆叠dram物理层功耗的电路，其特征在于，所述多级d触发器至少包括级联的第一d触发器和第二d触发器，且第一d触发器和第二d触发器的输出端分别与多输入逻辑门连接。

5.根据权利要求4所述的用于降低堆叠dram物理层功耗的电路，其特征在于，所述第一d触发器，通过输入端接收...

【专利技术属性】
技术研发人员：郭富智，王小光，廖宇杰，王嵩，
申请(专利权)人：西安紫光国芯半导体股份有限公司，
类型：发明
国别省市：