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本发明涉及一种用于降低堆叠DRAM物理层功耗的电路、芯片和存储装置，其电路包括多输入逻辑门、时钟树单元、延迟模块和DRAM物理层锁存器，所述多输入逻辑门，分别与时钟树单元和延迟模块连接，用于接收控制器的使能信号，并通过使能信号或延迟模块使能...
该专利属于西安紫光国芯半导体股份有限公司所有，仅供学习研究参考，未经过西安紫光国芯半导体股份有限公司授权不得商用。

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