一种时钟生成电路及高速互联接口制造技术

本申请公开了一种时钟生成电路，包括：延迟模块，接外部的差分时钟信号，用于对差分时钟信号进行延迟处理，得到多个延迟信号；相位均分模块，与延迟模块的输出端连接，对所述差分时钟信号与所述多个延迟信号输出由多个目标时钟信号构成的等分时钟。本申请提供的时钟生成技术只需要相同频率的差分时钟作为输入，因此对输入差分时钟的需求较低，不需要消耗额外的硬件资源和功耗；而且不使用环路结构，不会因此引入额外的噪声，因而不需要为了减小噪声影响而消耗额外的功耗；同时对无源器件(RC)的精度要求较低，在使用集成电路工艺实现时其输出四相时钟具有较好的等分性；再加上本申请的结构简洁，模块复用性强，设计复杂度较低，有利于缩短研发周期。

【技术实现步骤摘要】

本申请涉及四相时钟，具体涉及一种时钟生成电路及高速互联接口。

技术介绍

1、随着高性能计算对算力要求的不断提高，采用单一芯片的系统方案越来越难以满足高性能计算的性能需求；与此同时，能够提供较大算力的单一计算芯片的面积越来越大，对芯片的良率提出了较大挑战；在此情况下，采用芯粒(chiplet)集成的系统方案应对高性能计算的挑战成为解决上述问题的重要手段。

2、在芯粒(chiplet)集成系统方案中，不同芯粒之间需要进行高频次的数据交互以完成相关计算，因此用于芯粒间数据传输的高速互联接口成为芯粒集成系统中最为重要的组成部分之一；其中高速互联的物理层直接处理高速数据，其性能直接影响高速互联的数据传输效率。

3、高速时钟的性能是高速互联物理层实现的关键因素，其中，等分四相时钟(即各相位之间均相差90°的四相位时钟)以其相对丰富的相位信息和相对简便的使用方式在高速互联的物理层实现中得到了广泛的应用，如何高效实现高质量的等分四相时钟是高速互联物理层设计的一个重要内容。

4、在高速互联物理层中，差分时钟往往可以较为容易的得到，因此由差本文档来自技高网...

【技术保护点】

1.一种时钟生成电路，其特征在于，所述时钟生成电路包括：

2.根据权利要求1所述的时钟生成电路，其特征在于，所述相位均分模块包括：

3.根据权利要求2所述的时钟生成电路，其特征在于，所述时钟生成电路还包括：

4.根据权利要求3所述的时钟生成电路，其特征在于，所述多个相位均分器中的每一个相位均分器，以所述多个延迟信号中的其中一个作为第一输入信号以及以缓冲时钟信号中的其中一个作为第二输入信号并对所述第一输入信号与所述第二输入信号进行均分处理，得到目标时钟信号。

5.根据权利要求2所述的时钟生成电路，其特征在于，所述延迟模块包括：

6...

【技术特征摘要】

1.一种时钟生成电路，其特征在于，所述时钟生成电路包括：

2.根据权利要求1所述的时钟生成电路，其特征在于，所述相位均分模块包括：

3.根据权利要求2所述的时钟生成电路，其特征在于，所述时钟生成电路还包括：

4.根据权利要求3所述的时钟生成电路，其特征在于，所述多个相位均分器中的每一个相位均分器，以所述多个延迟信号中的其中一个作为第一输入信号以及以缓冲时钟信号中的其中一个作为第二输入信号并对所述第一输入信号与所述第二输入信号进行均分处理，得到目标时钟信号。

5.根据权利要求2所述的时钟生成电路，其特征在于，所述延迟模块包括：

6.根据权利要求2所述的时...

【专利技术属性】
技术研发人员：王彧，田陌晨，温德鑫，祝俊东，
申请(专利权)人：奇异摩尔上海集成电路设计有限公司，
类型：发明
国别省市：