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本申请公开了一种时钟生成电路，包括：延迟模块，接外部的差分时钟信号，用于对差分时钟信号进行延迟处理，得到多个延迟信号；相位均分模块，与延迟模块的输出端连接，对所述差分时钟信号与所述多个延迟信号输出由多个目标时钟信号构成的等分时钟。本申请提供...
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