宽带延迟锁相环电路及其延迟方法技术

本申请涉及集成电路设计技术领域，特别涉及一种宽带延迟锁相环电路及其延迟方法，包括：延时线，用于接收输入信号，并基于输入信号输出第一至第N输出信号；鉴相器，鉴相器的输入端与延时线的输出端相连，鉴相器用于检测输入信号与第N输出信号之间的相位差，并基于相位差、输入信号和第一至第N输出信号生成第一至第M脉宽信号；平均器，平均器的输入端与鉴相器的输出端相连，用于计算第一至第M脉宽信号的平均值；积分器，积分器的输入端与平均器的输出端相连，积分器的输出端与延时线的输入端相连，用于接收平均值，并基于平均值产生目标控制电压至延时线，使延时线基于目标控制电压延时。

【技术实现步骤摘要】

本申请涉及集成电路设计，特别涉及一种宽带延迟锁相环电路及其延迟方法。

技术介绍

1、延迟锁相环(delay-locked-loop，dll)因其高锁定精度、pvt稳定性以及良好的抖动特性等特点，被广泛应用于高速时钟生成、存储器接口、高速通信等领域。dll的典型结构图1所示，包括鉴相器(pd)、电荷泵(cp)、低通滤波器(lf)和压控延时线(vcdl)，其中cp和lf也可用一个积分器(integrator)替代，vcdl通常由多级延时单元(delay cell)组成，pd通过比较输入参考时钟clk_in和输出时钟clk_out之间的相位差以控制cp或integrator充放电，从而控制vcdl的控制电压vc。

2、如图2(a)所示是广泛采用的pd结构，称为相位频率检测器(pfd)，包括第一d触发器、第二d触发器和与门。当up和dn均为0时，clk_in上升沿和clk_out上升沿分别将up和dn置1。up和dn均为1时，复位端rst有效，up和dn复位置0。如图2(b)所示是pfd的输出曲线，由于pfd电路进入工作状态时up与dn初始值的不同，一本文档来自技高网...

【技术保护点】

1.一种宽带延迟锁相环电路，其特征在于，包括：

2.根据权利要求1所述的电路，其特征在于，N为8时，所述延时线，包括：

3.根据权利要求2所述的电路，其特征在于，所述鉴相器，包括：

4.根据权利要求3所述的电路，其特征在于，所述多个禁止门，包括：

5.根据权利要求4所述的电路，其特征在于，所述多个四输入或门，包括：

6.根据权利要求1所述的电路，其特征在于，所述平均器，包括：

7.根据权利要求6所述的电路，其特征在于，所述积分器，包括：

8.根据权利要求1所述的电路，其特征在于，所述延时线的延时与所述目标...

【技术特征摘要】

1.一种宽带延迟锁相环电路，其特征在于，包括：

2.根据权利要求1所述的电路，其特征在于，n为8时，所述延时线，包括：

3.根据权利要求2所述的电路，其特征在于，所述鉴相器，包括：

4.根据权利要求3所述的电路，其特征在于，所述多个禁止门，包括：

5.根据权利要求4所述的电路，其特征在于，所述多个四输入或门，包括：

6.根据权利要求1所述的电路...

【专利技术属性】
技术研发人员：李福乐，潘佳铭，池保勇，周科吉，袁胜丽，张跃，
申请(专利权)人：清华大学，
类型：发明
国别省市：