飞速舍入装置制造方法及图纸

本实用新型专利技术公开了一种飞速舍入装置，用于解决现有技术不能适用于基于ＩＥＥＥ７５４标准的舍入的技术问题，其技术方案包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入判断电路。本实用新型专利技术通过改进寄存器更新电路和寄存器文件，以及增加拼接电路，可以快速生成６种满足ＩＥＥＥ７５４标准舍入要求的结果，且这６个结果可以覆盖高基迭代算法和不同位宽情况下的所有可能的舍入结果，对这６种结果进行选择，获得最终的舍入结果，可以满足高基迭代算法和不同计算位宽情况下的基于ＩＥＥＥ７５４标准的飞速舍入要求。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种舍入装置，特别涉及一种飞速舍入装置。
技术介绍
在采用位迭代算法来进行浮点除法，开方根运算和其他一些在线操作时，为了简 化倍商的生成，对商经常采用冗余形式表示。文献1 “A new class of digital division methods, IRETrans. Electron. Comput. , EC-7 (3) :88_92, Sept. 1958.禾口文献 Techniques of multiplication anddivision for automatic binary computers, Quarterly J. of Mechanics and Applied Mathematics，1958，11 (3) :364_384. ” 公开了一种经典的 SRT 方法，该方法的选商范围为{-3，-￡1+1，...，-1，0，1，...￡1-1，￡1}，其中i < <〃’!·为SRT方法的基。冗余形式的商有正有负，而最终的商需要常规下的形式，如补码或者原码形式。传统 的方法是在迭代中，将每步生成的商位保存在正负两个寄存器中，其中正商放在正寄存器 中，负商放在负寄存器中。然后在迭代结束后，将两个寄存器的值相加，产生常规形式下的 结果。这种方法在硬件电路上需要一个全位宽的进位传播加法器，时延上也需要一个加法 操作的时延。无论是电路面积和时延都是代价昂贵的。文 献 2 "0n-the-Fly Conversion of Redundant into Conventional Representations, IEEETransactions on Computers, Vol. C-36, No.7, July 1987, PP. 895-897.，，公开了一种飞速转换的方法，使用Q和QM寄存器代替传统方法的正，负寄存 器。其中Q为商值，QM为Q减去1。采用如下公式进行商的飞速转换 其中，Q为第k次迭代时Q寄存器中的值，QM为第k次迭代时QM寄存器中 的值，qk为第k次生成的商。采用文献2方法，可以在迭代运算一结束就获得结果，而且不需要进位传播加法 器，极大地节省了硬件和时延。同时这种方法还提供了额外的好处在位迭代中，余数有可 能负。这是，就需要对商减去1来进行结果矫正。而这种方法刚好也提供了商减去1的值， 即QM的值。从而不再需要一个减1器来执行矫正操作，节省了硬件和时延。但是，浮点运算还需要进行舍入操作，这就可能会向商的最后位进位，这就需要一 个加1器来执行。为了消除这个加1器带来的面积和时延上的影响。参照图 9。文献 3“0n-the-fly rounding, IEEE Trans. Computer, ,vol. 41,no. 12， pp. 1497-1503，Dec. 1992. ”公开了一种飞速舍入方法，在文献2的基础上增加了一个寄存 器QP，用来保存Q+1的值，计算方法为{Q,qk+l+\} if -\<qk+i<r-2QP[K + \} = \{QM{klr + qk+y+\) if qk+,<'\{QP[klQ}if qM=r-\这种飞速舍入方法很好地解决了舍入时的加1问题。但是对于IEEE754浮点标准 的舍入操作却很难提供完全的支持。原因如下对于IEEE754标准的舍入操作的执行，还需要有警戒位，舍入位，粘贴位来支持舍 入操作。其中，粘贴位主要是通过对余数的计算来获得，而警戒位和舍入位需要算术单元额 外地迭代来产生。例如在SRT2算法下，如果需要η位商结果，则除了迭代η次外，还需要再 迭代2次来产生警戒位和舍入位。迭代结束后的商(见图IOa)中，msb是指商的最高位， Isb是指商的最低位，g为警戒位，r为舍入位，总共为n+2位。考虑在位迭代结束后的操作。首先进行商的矫正，设矫正完后的结果为results。 则有, f Q-I ， 如果余数为负result c .-"IQ ，如果余数为正或者零然后进行舍入操作，如果舍入判断逻辑没有产生向上进位信号，则最终结果 result_f = result_Co如果舍入判断逻辑产生向上进位信号，因为商只有η位有效位，则 当msb = 1时，进位加在Isb处，即result_f = result_c+4 ；当msb = 0时，进位加在g处， 即result_f = result_c+2(具体情况见图IOb和图10c)。再考虑result_c本身有可能是 Q-I或者Q，则最终的商可能存在六种可能Q_1，Q，Q+l，Q+2，Q+3，Q+4。而上述飞速舍入方 法只能生成Q-l，Q，Q+1来供最后的商选择，显然无法满足IEEE754的舍入要求。再进一步对高基迭代算法和不同计算位宽的情况进行分析，可以发现，经过矫正 和舍入操作，最终结果的六种可能形式为Q-l，Q，Q+a-l，Q+a，Q+2a-l，Q+2a。其中Q为迭代 完后的中间结果，a是大于1的常数，通常是以2为底的指数，其具体大小取决于迭代算法 的基数和最终结果位宽的关系。而文献3公开的飞速舍入方法无法全部提供这六种可能结 果供最后的选择。综上，在执行位迭代算法的舍入时，公知的飞速舍入装置只能生成3种可能结果， 不能适用于基于IEEE754标准的舍入，也无法满足在高基迭代算法和不同计算位宽下的舍 入要求。
技术实现思路
为了克服现有技术飞速舍入方法有局限性的不足，本技术提供一种飞速舍入 装置，通过改进寄存器更新电路和寄存器文件，以及增加拼接电路，可以快速生成6种满足 IEEE754标准舍入要求的结果，且这6个结果可以覆盖高基迭代算法和不同位宽情况下的 所有可能的舍入结果，对这6种结果进行选择，获得最终的舍入结果，可以满足高基迭代算 法和不同计算位宽情况下的基于IEEE754标准的飞速舍入要求。本技术解决其技术问题所采用的技术方案一种飞速舍入装置，包括寄存器， 其特点是还包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入 判断电路；寄存器文件包括六个m2位宽的寄存器第一寄存器，第二寄存器，第三寄存器，4第四寄存器，第五寄存器，第六寄存器；五个1位宽的标记寄存器第七寄存器，第八寄存 器，第九寄存器，第十寄存器，第十一寄存器；二个ml位宽的寄存器第十二寄存器和第 十三寄存器；寄存器位宽为n，则有ml+m2 = n+3，且有m2 = 2+log2a，a是大于1的常数；在 每拍迭代执行时，将迭代计算生成的qk+1和各寄存器值输入到寄存器更新电路，生成新的寄 存器值，本拍结束时存入寄存器文件；拼接电路根据寄存器文件中各寄存器的值，产生6个 可能的结果；在迭代结束后，由余数网络电路产生矫正信号，舍入判断电路生成向上舍入信 号，将矫正信号和向上舍入信号作为控制信号送入选商器，由选商器选择出最后的商结果。本技术的有益效果是本技术通过改进寄存器更新电路和寄存器文件， 以及增加拼接电路，可以快速生成6种满足IEEE754标准舍入要求的结果，且这6个结果可 以覆盖高基迭代算法和不同位宽情况下的所有可能的舍入结果，对这6种结果进行选择， 获得最终的舍入结果，可以满足高基迭代算法和不同计算位宽情况下的基于IE本文档来自技高网...

【技术保护点】
一种飞速舍入装置，包括寄存器，其特征在于：还包括寄存器文件、寄存器更新电路、余数网络电路、拼接电路、选商器以及舍入判断电路；寄存器文件包括六个ｍ２位宽的寄存器：第一寄存器，第二寄存器，第三寄存器，第四寄存器，第五寄存器，第六寄存器；五个１位宽的标记寄存器：第七寄存器，第八寄存器，第九寄存器，第十寄存器，第十一寄存器；二个ｍ１位宽的寄存器：第十二寄存器和第十三寄存器；寄存器位宽为ｎ，则有ｍ１＋ｍ２＝ｎ＋３，且有ｍ２＝２＋ｌｏｇ↓［２］ａ，ａ是大于１的常数；在每拍迭代执行时，将迭代计算生成的ｑ↓［ｋ＋１］和各寄存器值输入到寄存器更新电路，生成新的寄存器值，本拍结束时存入寄存器文件；拼接电路根据寄存器文件中各寄存器的值，产生６个可能的结果；在迭代结束后，由余数网络电路产生矫正信号，舍入判断电路生成向上舍入信号，将矫正信号和向上舍入信号作为控制信号送入选商器，由选商器选择出最后的商结果。

【技术特征摘要】

【专利技术属性】
技术研发人员：高德远，姚涛，樊晓桠，张盛兵，王党辉，魏廷存，黄小平，张萌，郑然，
申请(专利权)人：西北工业大学，
类型：实用新型
国别省市：87[]